对比文件名称：2002-08-06_发明授权_US06429716B1 Pre-buffer voltage level shifting circuit and method
目标专利名称：配置用于栅极过偏置的晶体管和由此而来的电路CN107408946B
本次调用的模型名称：深度分析模型
特征比对表格：
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A：包括：用于将输入/输出I/O节点上拉到第一电压的上拉晶体管《直接公开》** | 图3及对应说明书描述了输出缓冲器206，其包括一对串联的pmos晶体管226（包括晶体管212和214），用于将焊盘202上拉到电源电压220。 | 对比文件公开了上拉晶体管（212和214），其功能是将输出焊盘（即I/O节点）上拉到电源电压。这与目标专利中“用于将I/O节点上拉到第一电压的上拉晶体管”的技术特征所起的作用相同，即驱动输出节点至逻辑高电平。因此，该技术特征被直接公开。 |
| **技术特征B：用于将所述上拉晶体管耦合到所述I/O节点的第一隔离晶体管《直接公开》** | 图3及对应说明书描述了输出缓冲器206，其包括串联的pmos晶体管212和214。晶体管214的源极连接到晶体管212的漏极，晶体管214的漏极连接到焊盘202。说明书第6页第13-16行指出，参考电压Vref2用于为pmos晶体管214提供足够高的电压，使得当使用3.3V电源时，其单栅氧化物栅-漏结在其正常工作电压范围内操作，防止性能退化。 | 在对比文件电路中，pmos晶体管214位于上拉路径中（晶体管212和214之间）并直接连接到焊盘202。其作用是保护晶体管212，使其栅-漏或栅-源电压不超过其正常工作范围（对于单栅氧化物器件）。这等同于目标专利中第一隔离晶体管的作用，即在上拉晶体管和I/O节点之间提供隔离保护。因此，该技术特征被直接公开。 |
| **技术特征C：用于将所述I/O节点下拉到第二电压的下拉晶体管《直接公开》** | 图3及对应说明书描述了输出缓冲器206，其包括一对串联的nmos晶体管227（包括晶体管230和232），用于将焊盘202下拉到地。 | 对比文件公开了下拉晶体管（232），其功能是将输出焊盘（即I/O节点）下拉到地电压。这与目标专利中“用于将所述I/O节点下拉到第二电压的下拉晶体管”的技术特征所起的作用相同，即驱动输出节点至逻辑低电平。因此，该技术特征被直接公开。 |
| **技术特征D：以及用于将所述下拉晶体管耦合到所述I/O节点的第二隔离晶体管《直接公开》** | 图3及对应说明书描述了输出缓冲器206，其包括串联的nmos晶体管230和232。晶体管230的漏极连接到焊盘202，源极连接到晶体管232的漏极。 | 在对比文件电路中，nmos晶体管230位于下拉路径中（晶体管230和232之间）并直接连接到焊盘202。其作用是保护晶体管232，使其栅-漏或栅-源电压不超过其正常工作范围（对于单栅氧化物器件）。这等同于目标专利中第二隔离晶体管的作用，即在下拉晶体管和I/O节点之间提供隔离保护。因此，该技术特征被直接公开。 |
| **技术特征E：其中所述上拉晶体管和所述下拉晶体管包括支持第一最大漏源电压和第一最大栅源电压的第一金属氧化物半导体晶体管MOSFET器件《直接公开》** | 说明书第5页第7-8行指出：“The single gate oxide devices shown all have the same gate oxide thickness, such as 50 angstroms or less.” 并且，说明书背景技术部分提到核心逻辑电压为2.5V，I/O焊盘电源电压可为3.3V或1.5V。图3电路中的所有晶体管（212, 214, 230, 232）均为所述的单栅氧化物器件。 | 对比文件明确其输出缓冲器206中的所有晶体管（包括上拉路径的212、214和下拉路径的230、232）均为“单栅氧化物器件”（single gate oxide devices）。本领域技术人员能够毫无疑义地理解，这些器件被设计用于在特定的电压（如核心逻辑电压2.5V或I/O电源电压1.5V/3.3V）下工作，必然有其支持的最大漏源电压和最大栅源电压。这些器件构成了目标专利中所称的“第一MOSFET器件”，即用于核心逻辑或常规操作的晶体管。因此，该技术特征被直接公开。 |
| **技术特征F：并且其中所述第一隔离晶体管和所述第二隔离晶体管包括支持所述第一最大漏源电压和大于所述第一最大栅源电压的第二最大栅源电压的第二MOSFET器件《直接公开》** | 说明书第5页第7-8行指出所有晶体管均为单栅氧化物器件，具有相同的栅氧厚度（如50埃或更薄）。说明书第5页第13-16行描述了参考电压Vref2的作用：“...high enough for the single gate oxide gate-drain junction to operate in its normal operating voltage range to prevent degradation when the 3.3 volt supply is used.” 图3及说明表明，在3.3V电源模式下，晶体管214的栅极被偏置在约0.8-1.0V，而其源极电压可能高达3.3V，因此其Vgs可能高达约2.3-2.5V。 | 对比文件中的“隔离”晶体管（214和230）同样是“单栅氧化物器件”。当电源电压为3.3V（高于核心电压2.5V）时，电路通过电平移位确保这些器件栅-源/栅-漏电压不超过其正常范围。具体而言，晶体管214的Vgs可能达到约2.5V（3.3V - 0.8V），这个电压大于核心逻辑电压2.5V（可视为“第一最大栅源电压”的代表）。同时，这些器件的漏源电压仍被限制在安全范围内（即支持“第一最大漏源电压”）。这公开了隔离晶体管支持与核心晶体管相同的最大漏源电压，但可以承受更大的栅源电压。因此，该技术特征被直接公开。 |
| **技术特征G：并且其中第二栅源电压被施加于所述第一和第二隔离晶体管的栅极电极处《直接公开》** | 说明书第5页第14-16行：“...the gate of the pmos transistor 214 is coupled to receive the reference voltage 236 generated by the reference generator 224.” 对于nmos晶体管230，其栅极接收来自前级缓冲器114的信号。 | 对比文件明确公开了隔离晶体管（pmos 214）的栅极接收一个参考电压（Vref2），这个参考电压与电源电压共同决定了施加在其栅极和源极之间的电压（第二栅源电压）。对于另一个隔离晶体管（nmos 230），其栅极也接收控制信号。因此，明确有电压施加于隔离晶体管的栅极电极处。该技术特征被直接公开。 |
| **技术特征H：其中所述第二栅源电压被配置在大于所述上拉晶体管和下拉晶体管的第一栅源电压的电压电平处《未公开》** | 对于上拉晶体管212，其栅极接收前缓冲器输出信号114，该信号在高电平时为电源电压（3.3V或1.5V），低电平时为约1V或0V。因此其Vgs在0V至电源电压之间变化。对于下拉晶体管232，其栅极电压为0V或2.5V（来自核心逻辑222），因此其Vgs最大为2.5V。对于隔离晶体管214，其Vgs在3.3V电源模式下可能为2.3-2.5V（3.3V - 0.8V/1.0V）。 | 对比文件中，在3.3V模式下，隔离晶体管214的Vgs（约2.5V）确实大于下拉晶体管232的最大Vgs（2.5V），但与上拉晶体管212的最大可能Vgs（3.3V）相比并未更大。目标专利要求第二栅源电压大于上拉和下拉晶体管两者的第一栅源电压。对比文件并未公开隔离晶体管的栅源电压被配置为“大于”所有上拉和下拉晶体管的栅源电压。上拉晶体管212在导通时（输出低电平），其Vgs可能为3.3V（栅极低电平1V，源极高电平3.3V），这甚至可能高于隔离晶体管214的Vgs。因此，该特征未被直接或隐含公开。 |
| **技术特征I：其中所述第一隔离晶体管和所述第二隔离晶体管在相对于所述第一隔离晶体管和所述第二隔离晶体管的源极节点和漏极节点的过偏置情况中操作《未公开》** | 对比文件未明确描述晶体管在“过偏置”（即Vgs > Vds）情况下操作。其设计核心是确保任何单栅氧化物器件的栅-源或栅-漏电压不超过其正常工作范围，以防止器件退化。对于晶体管214，其Vds是晶体管212和214之间的电压差，具体值取决于电路状态，但设计目标之一是限制其Vgd和Vgs。 | 目标专利明确限定了“过偏置”操作，即施加在隔离晶体管栅极的电压（第二栅源电压）大于其漏源操作电压，使器件在三极管区深处工作。对比文件虽然通过电平移位使隔离晶体管214的栅极电压（~1V）低于其源极电压（可达3.3V），从而产生一个较大的Vgs，但其主要目的是限制Vgd和Vgs在安全范围内，而非特意创造Vgs > Vds的条件以实现特定的线性阻抗特性。对比文件既未明确描述也未必然隐含这种“过偏置”操作条件。因此，该技术特征未被公开。 |
| **技术特征J：其中，第一漏源操作电压和所述第一栅源电压是相同的《隐含公开》** | 说明书背景技术部分提到核心逻辑工作在2.5V，I/O缓冲器需适应3.3V或1.5V电源。图3电路中的核心逻辑信号为0-2.5V。单栅氧化物器件（如上拉晶体管212、下拉晶体管232）设计用于在此类电压下工作。 | 本领域技术人员能够理解，对于使用单一栅氧厚度的“核心”型MOSFET器件（即目标专利中的“第一MOSFET器件”），其设计通常基于一个标称的电源电压。该标称电压既是其典型的漏源操作电压（Vds），也是其典型的栅源驱动电压（Vgs）。在对比文件描述的上下文中，核心逻辑电压为2.5V，这既是核心晶体管（如232）的栅极驱动电压（Vgs），也大致是其漏源间可能承受的电压（Vds）。因此，可以合理推断出这些第一MOSFET器件的“第一最大漏源电压”和“第一最大栅源电压”是相同或基于同一电压水平的。该技术特征被隐含公开。 |
| **技术特征K：其中，第一漏源操作电压和所述第二栅源电压配置成使得所述第二MOSFET器件在三极管工作区域中操作《隐含公开》** | 说明书未明确说明晶体管214或230在哪个工作区域操作。但晶体管214的栅极电压Vref2被设置为约0.8-1.0V，而源极电压可达3.3V，因此其Vgs约为2.3-2.5V。其Vds则是其源极与漏极（连接焊盘）之间的电压，在输出高电平时，Vds很小。 | 本领域技术人员知晓，当MOSFET的Vgs远大于其阈值电压且Vds较小时，器件工作在线性区（也称三极管区）。在对比文件中，当输出为高电平时，隔离晶体管214的Vgs较大（~2.5V），而Vds很小（因为其漏极电压接近源极电压3.3V）。这种偏置条件非常有可能导致晶体管214进入三极管区工作。虽然对比文件未明确陈述“三极管工作区域”，但根据其公开的电压条件，本领域技术人员能够合理推断出该结果。因此，该技术特征被隐含公开。 |
| **技术特征L：其中，所述上拉晶体管包括P型MOSFET器件，而所述下拉晶体管包括N型MOSFET器件《直接公开》** | 图3及对应说明书明确描述上拉路径使用pmos晶体管212和214，下拉路径使用nmos晶体管230和232。 | 对比文件明确公开了上拉晶体管为PMOS（212），下拉晶体管为NMOS（232）。该技术特征被直接公开。 |
| **技术特征M：其中，所述第一隔离晶体管和所述第二隔离晶体管中的每一者包括N型MOSFET器件《未公开》** | 图3及对应说明书明确描述第一隔离晶体管（串联在上拉路径中）为pmos晶体管214，第二隔离晶体管（串联在下拉路径中）为nmos晶体管230。 | 目标专利权利要求明确限定两个隔离晶体管均为N型MOSFET。对比文件公开的隔离晶体管一个是PMOS（214），一个是NMOS（230），类型不同。因此，该技术特征未被公开。 |
| **技术特征N：进一步包括与所述第二隔离晶体管串联的至少一个电阻器《未公开》** | 对比文件全文及附图均未提及在隔离晶体管230或下拉路径中串联任何电阻器。 | 对比文件没有公开与第二隔离晶体管（nmos 230）或下拉晶体管（232）串联的电阻器。该技术特征未被公开。 |
| **技术特征O：进一步包括用于选择性地激活所述第一隔离晶体管和所述第二隔离晶体管的逻辑装置《未公开》** | 对比文件包含控制逻辑，例如模式控制信号270，用于切换电路以适应不同电源电压（3.3V或1.5V）。然而，隔离晶体管214和230在电路中似乎始终作为输出路径的一部分存在，其导通状态主要受其栅极电压控制，而栅极电压又受前级电路和模式控制。说明书中未描述有独立的逻辑装置专门用于“选择性地激活”这两个隔离晶体管。 | 目标专利的逻辑装置（如图1的控制逻辑114）用于在输入/输出模式间切换，从而选择性地导通或关断隔离晶体管，实现与I/O焊盘的连接或隔离。对比文件的电路虽然有不同的操作模式（高/低电压模式），但其隔离晶体管（214, 230）是输出驱动器的固有部分，其导通与否取决于输出数据信号和电平移位电路，而非一个专门用于在输入/输出模式间切换隔离功能的独立逻辑控制。因此，对比文件未公开该特征。 |
| **技术特征P：进一步包括与所述下拉晶体管串联的电阻电路《未公开》** | 对比文件全文及附图均未提及在下拉晶体管232或隔离晶体管230所在路径中串联任何电阻电路。 | 对比文件没有公开与下拉晶体管（232）串联的电阻电路（如图2中的214）。该技术特征未被公开。 |
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