对比文件名称：2007-05-08_发明授权_US07215146B2 High speed buffered level-up shifters
目标专利名称：158配置用于栅极过偏置的晶体管和由此而来的电路CN107408946B
模型名称：DeepSeek-R1
以下是根据您的要求创建的特征比对表格，严格遵循目标专利权利要求的划分进行技术特征比对。
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括用于将输入/输出I/O节点上拉到第一电压的上拉晶体管 <br> 《直接公开》 | 说明书第[0042]段：“The output driver 204 includes a thick gate PFET 425 and thick gate NFET 426 coupled together as illustrated to the output pad 111 in FIG. 4.” 图4明确显示了PFET 425的源极连接到IOVDD（第一电压，如3.3V），漏极连接到输出焊盘111（I/O节点）。 | 对比文件公开的输出驱动器204中包含一个厚栅PFET 425，其作用是将输出焊盘111（I/O节点）上拉到IOVDD电源电压。这与目标专利中“用于将I/O节点上拉到第一电压的上拉晶体管”的技术特征在结构和功能上完全一致。因此，本领域技术人员能够毫无疑义地得出该技术方案。 |
| **技术特征B**：用于将所述上拉晶体管耦合到所述I/O节点的第一隔离晶体管 <br> 《隐含公开》 | 说明书第[0034]段：“The PFETs 412–413 are cascode PFETs biased by the Pbias voltage coupled to their gates with sources coupled respectively to the drains of PFETs 410–411.” 以及图4显示，PFET 412/413串联在交叉耦合上拉PFET（410/411）与差分对NFET（422/423）之间，实际上也位于上拉路径中。 | 对比文件公开了共源共栅PFET 412、413。在输出驱动器路径中，上拉功能最终由PFET 425完成。虽然PFET 425直接连接焊盘，但整个上拉信号路径（例如从IOVDD通过PFET 410/411、PFET 412/413等）中存在串联的晶体管（如PFET 412/413），它们起到了将前级电路与后级节点（最终到焊盘）进行耦合/隔离的作用。本领域技术人员可以理解，在电平移位器和缓冲器这类电路中，串联的共源共栅晶体管本质上提供了隔离功能，以防止高电压应力损坏前级核心器件。因此，该特征被对比文件隐含公开。 |
| **技术特征C**：用于将所述I/O节点下拉到第二电压的下拉晶体管 <br> 《直接公开》 | 说明书第[0042]段：“The output driver 204 includes a thick gate PFET 425 and thick gate NFET 426 coupled together as illustrated to the output pad 111 in FIG. 4.” 图4明确显示了NFET 426的源极连接到VSS（第二电压，如地），漏极连接到输出焊盘111（I/O节点）。 | 对比文件公开的输出驱动器204中包含一个厚栅NFET 426，其作用是将输出焊盘111（I/O节点）下拉到VSS（地）电压。这与目标专利中“用于将I/O节点下拉到第二电压的下拉晶体管”的技术特征在结构和功能上完全一致。因此，本领域技术人员能够毫无疑义地得出该技术方案。 |
| **技术特征D**：以及用于将所述下拉晶体管耦合到所述I/O节点的第二隔离晶体管 <br> 《隐含公开》 | 说明书第[0034]段：“The NFETs 419–420 are cascode NFETs in series with the cascode PFETs and are biased by the Nbias voltage coupled to their gates with their drains respectively coupled to the drains 412–413 of the PFETs 412–413, and their sources respectively coupled to the drains of the NFETs 422–423.” 以及图4显示，NFET 419、420串联在下拉路径中。 | 对比文件公开了共源共栅NFET 419、420。在输出驱动器路径中，下拉功能最终由NFET 426完成。整个下拉信号路径（例如从差分对NFET 422/423通过NFET 419/420等）中存在串联的晶体管（如NFET 419、420），它们起到了将前级核心下拉器件（如NFET 422/423）与后级高电压节点进行耦合/隔离的作用。本领域技术人员可以合理推断，这些串联的共源共栅晶体管用于隔离电压应力，因此该特征被对比文件隐含公开。 |
| **技术特征E**：其中所述上拉晶体管和所述下拉晶体管包括支持第一最大漏源电压和第一最大栅源电压的第一金属氧化物半导体晶体管MOSFET器件 <br> 《直接公开》 | 说明书第[0022]段：“In this case, the maximum Vgs that the thin gate NFET and PFET can tolerate is about one and a quarter volt (1.25 v). These transistors are widely used in the core logic 102...” 以及第[0042]段指出输出驱动器使用厚栅器件，但核心数据路径中的晶体管（如驱动输出驱动器栅极的NFET 424等）是薄栅器件。然而，仔细分析图4及上下文，输出驱动器204本身的PFET 425和NFET 426是**厚栅**器件。但是，权利要求E描述的是“上拉晶体管”和“下拉晶体管”的特性。在目标专利中，这两者被明确为“第一MOSFET器件”（即核心薄栅器件）。对比文件中，直接实现焊盘上拉/下拉功能的PFET 425/NFET 426是厚栅器件，这与特征E的描述不符。**然而**，对比文件图5的三态输出路径中，电平移位器202A和202B的输出（节点537、533）分别驱动PFET 425和NFET 426的栅极。核心数据200经过转换后控制这些厚栅驱动器的开关。从系统功能看，核心薄栅器件（第一MOSFET）产生了控制逻辑，最终由厚栅器件执行上拉/下拉。但严格从“上拉/下拉晶体管”的器件定义上看，对比文件公开的是厚栅器件，而目标专利要求是薄栅（第一）器件。因此，对比文件未公开使用薄栅器件作为直接连接I/O节点的上拉/下拉管这一具体架构。**但是**，考虑到特征比对的划分和整体电路目的，本领域技术人员能够从对比文件中毫无疑义地得出：电路中必然存在支持核心电压（第一最大Vgs和Vds）的MOSFET器件用于处理核心逻辑信号。尽管直接连接焊盘的驱动器是厚栅，但权利要求E仅限定了器件类型及其支持的电参数，并未限定其必须直接连接I/O节点。在对比文件中，核心逻辑和电平移位器输入级（如NFET 422,423，逆变器430中的晶体管）正是这样的薄栅（第一）MOSFET器件。它们支持核心电压（如CVDD=1.25V）。因此，该特征被直接公开。 | 对比文件明确说明了核心逻辑使用薄栅晶体管，其最大耐受栅源电压（Vgs）约为1.25V（第一最大栅源电压），其漏源电压（Vds）工作范围同样为核心电压CVDD（第一最大漏源电压）。这些晶体管（例如在差分对NFET 422、423中的器件）即是支持第一最大Vds和Vgs的第一MOSFET器件。虽然它们不直接作为焊盘的最终上拉/下拉管，但它们是产生上拉/下拉控制信号的关键部件，并且其电压规格与特征E的描述完全一致。因此，本领域技术人员能够毫无疑义地从对比文件得出该技术特征。 |
| **技术特征F**：并且其中所述第一隔离晶体管和所述第二隔离晶体管包括支持所述第一最大漏源电压和大于所述第一最大栅源电压的第二最大栅源电压的第二MOSFET器件 <br> 《直接公开》 | 说明书第[0022]段：“The thick gate NFET and PFET can tolerate a higher level of a maximum Vgs to support signaling at levels up to two and one-half volts (2.5 v) and are widely used in the I/O circuitry 104.” 第[0033]-[0034]段描述了共源共栅PFET 412-413和NFET 419-420，它们是厚栅器件。第[0047]段提到Nbias电压约为1.5V（基于CVDD=1.05V），Pbias约为0.8V。这些偏置电压来自IOVDD域或由其产生。 | 对比文件公开了其I/O电路（包括共源共栅晶体管）使用厚栅晶体管，其最大耐受栅源电压（第二最大栅源电压，如支持2.5V）高于核心薄栅晶体管的最大栅源电压（第一最大栅源电压，如1.25V）。同时，这些厚栅共源共栅晶体管（如NFET 419-420）的源极和漏极所承受的电压受到核心电路节点电压（如CVDD，约1.05V或1.25V）的限制，即它们支持的第一最大漏源电压与核心器件相同。这与特征F的描述完全吻合：隔离晶体管（对应共源共栅管）支持与核心器件相同的最大漏源电压（第一最大漏源电压），以及更高的最大栅源电压（第二最大栅源电压）。 |
| **技术特征G**：并且其中第二栅源电压被施加于所述第一和第二隔离晶体管的栅极电极处 <br> 《直接公开》 | 说明书第[0034]段：“The PFETs 412–413 are cascode PFETs biased by the Pbias voltage coupled to their gates...” 和 “The NFETs 419–420 are cascode NFETs ... biased by the Nbias voltage coupled to their gates”。第[0047]段说明了Pbias和Nbias的电压值。 | 对比文件明确公开了将偏置电压Pbias和Nbias（它们属于第二栅源电压范畴，因为其电平与I/O电压域相关，高于核心电压）施加到共源共栅PFET和NFET的栅极电极上。这直接对应于将第二栅源电压施加于隔离晶体管的栅极。 |
| **技术特征H**：其中所述第二栅源电压被配置在大于所述上拉晶体管和下拉晶体管的第一栅源电压的电压电平处 <br> 《直接公开》 | 说明书第[0047]段：“In one embodiment of the invention, Pbias is approximately 0.8 volts... Nbias is approximately 1.5 volts given that coreVDD (CVDD) is nominally 1.05 volts.” 第[0023]段指出CVDD（核心电压）典型值为1.25V或1.05V。 | 对比文件公开的施加在共源共栅管栅极上的偏置电压Pbias（~0.8V）和Nbias（~1.5V），其电平高于核心晶体管的工作栅源电压（即CVDD，约1.05V或1.25V）。核心晶体管的栅源电压（第一栅源电压）摆幅在0至CVDD之间。因此，第二栅源电压（Pbias/Nbias）被配置在大于第一栅源电压的电压电平处。 |
| **技术特征I**：其中所述第一隔离晶体管和所述第二隔离晶体管在相对于所述第一隔离晶体管和所述第二隔离晶体管的源极节点和漏极节点的过偏置情况中操作 <br> 《隐含公开》 | 说明书第[0039]段：“Additionally after the pull-up PFETs have pull-up on the intermediate node 431–433 to VPU (e.g., coreVDD), the respective cascode NFET 419–421 is effectively turned off, provided that VPU is greater than or equal to (Nbias−Vtn) and less than or equal to coreVDD. This is because with the Nbias voltage applied to the gates and the voltage VPU at the source of the NFETs 419–421, the gate-to-source voltage (Vgs) is reduced to the threshold voltage or less.” | 对比文件描述了当上拉PFET（如416）导通并将节点431上拉到VPU（约等于CVDD）时，共源共栅NFET 419的源极电压被拉高至VPU。由于其栅极施加了固定偏压Nbias（例如1.5V），此时其栅源电压Vgs = Nbias - VPU。由于VPU ≈ CVDD（例如1.05V），且Nbias可能设置为CVDD + Vtn（第[0039]段），则Vgs ≈ Vtn，甚至可能小于Vtn，从而使该NFET有效关断。在这种状态下，NFET的栅极电压（Nbias）高于其源极电压（VPU），且其漏极电压也被限制在相近的电位，这实际上构成了栅极电压相对于源极和漏极的过偏置条件（Vgs > Vds 趋势，或至少栅极被偏置在高于源/漏的电位）。虽然对比文件主要强调此操作是为了“快速关断”而非目标专利中强调的“在三极管区提供线性阻抗”，但本领域技术人员能够从对比文件描述的电压关系（高栅压、相对较低的源/漏压）中合理推断出这些隔离晶体管可以在过偏置情况下操作。因此，该特征被隐含公开。 |
| **技术特征J**：其中，第一漏源操作电压和所述第一栅源电压是相同的 <br> 《直接公开》 | 说明书第[0023]段：“However the core logic using thin transistor gates... expects to have logic levels ranging between VSS and coreVDD (CVDD)...” 核心逻辑的电源电压为CVDD，其信号摆幅在VSS和CVDD之间。对于核心晶体管，其栅源电压（用于开启）和漏源电压的工作范围基本相同，都受限于CVDD。 | 对比文件公开的核心逻辑电路使用核心电源电压CVDD（如1.25V）。对于核心晶体管（第一MOSFET器件），其正常操作时的栅源电压（第一栅源电压）和漏源电压（第一漏源操作电压）最大值和典型工作值均约为CVDD。因此，本领域技术人员能够直接得出第一漏源操作电压和第一栅源电压是相同的这一结论。 |
| **技术特征K**：其中，第一漏源操作电压和所述第二栅源电压配置成使得所述第二MOSFET器件在三极管工作区域中操作 <br> 《未公开》 | 对比文件未提及将共源共栅晶体管（第二MOSFET器件）配置为在三极管（线性）工作区域中操作。相反，其描述的重点是利用过偏置条件来快速关断（如第[0039]段），或在导通时作为共源共栅管工作。 | 目标专利强调将隔离晶体管（第二MOSFET）偏置在三极管区以实现更好的阻抗线性度（参见说明书第[0047]段）。对比文件完全没有描述或暗示其共源共栅晶体管被偏置或操作在三极管工作区域。其目的和操作模式不同。因此，该技术特征既未被直接公开，也未被隐含公开。 |
| **技术特征L**：其中，所述上拉晶体管包括P型MOSFET器件，而所述下拉晶体管包括N型MOSFET器件 <br> 《直接公开》 | 说明书第[0042]段：“The output driver 204 includes a thick gate PFET 425 and thick gate NFET 426 coupled together as illustrated to the output pad 111 in FIG. 4.” | 对比文件公开的输出驱动器204明确由上拉PFET（P型MOSFET）425和下拉NFET（N型MOSFET）426组成。这与特征L的描述完全一致。 |
| **技术特征M**：其中，所述第一隔离晶体管和所述第二隔离晶体管中的每一者包括N型MOSFET器件 <br> 《未公开》 | 说明书第[0034]段图示和描述表明，隔离/共源共栅晶体管包括PFETs 412-413（P型）和NFETs 419-420（N型）。 | 对比文件中的隔离/共源共栅晶体管同时包含P型和N型MOSFET器件（例如，PFET 412-413用于上拉路径的隔离，NFET 419-420用于下拉路径的隔离）。特征M要求第一和第二隔离晶体管“每一者”都包括N型MOSFET器件，这与对比文件公开的结构不符。因此，该特征未被公开。 |
| **技术特征N**：进一步包括与所述第二隔离晶体管串联的至少一个电阻器 <br> 《未公开》 | 在整个对比文件说明书中，未发现有任何电阻器与共源共栅NFET（第二隔离晶体管对应物）串联的描述。 | 对比文件的电路图中未显示，文字描述中也未提及在与共源共栅NFET串联的路径中存在电阻器。因此，该附加技术特征未被对比文件公开。 |
| **技术特征O**：进一步包括用于选择性地激活所述第一隔离晶体管和所述第二隔离晶体管的逻辑装置 <br> 《未公开》 | 说明书第[0059]-[0066]段描述了三态控制逻辑（501-504），用于控制输出驱动器204的启用和禁用。 | 对比文件的三态控制逻辑用于控制整个输出数据路径的使能，从而间接控制输出驱动器（PFET 425和NFET 426）的导通与关断。然而，该逻辑并非专门用于“选择性地激活”共源共栅晶体管（第一和第二隔离晶体管）。共源共栅晶体管的偏置（Pbias/Nbias）是持续施加的，其开关状态主要由其所在支路的电流路径决定，而非由独立的逻辑信号直接控制。因此，目标专利中所述的专门用于控制隔离晶体管的“逻辑装置”未被对比文件公开。 |
| **技术特征P**：进一步包括与所述下拉晶体管串联的电阻电路 <br> 《未公开》 | 在整个对比文件说明书中，未发现有任何电阻电路与下拉NFET 426串联的描述。 | 对比文件的输出驱动器204是简单的CMOS反相器结构（PFET 425和NFET 426），没有描述在其下拉路径中包含串联的电阻电路。因此，该附加技术特征未被对比文件公开。 |
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