对比文件名称：2010-06-17_发明专利_JP2010135025A Semiconductor device and memory macro
目标专利名称：163伪双端口存储器CN108027787B
模型名称：DeepSeek最新版模型
特征比对表格：
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **特征A**：包括：多个存储器单元，被配置为在第一模式下在存储器周期中支持读取操作和写入操作以及在第二模式下在所述存储器周期中支持只写操作。《直接公开》 | [2] 例えばレーザープリンタ等を制御する１チップマイクロコンピュータ等に搭載され、プリントデータ保持用メモリとして使用される。プリンタが印刷可能になるまでの間にプリントデータが上記２ポートＳＲＡＭに書き込まれる。つまり、印刷ができないために外部クロックＥＸＣＬＫの１サイクルのうちのリードサイクルはダミーサイクルとされる。印刷動作が可能になると、外部クロックＥＸＣＬＬＫの１サイクルの前半サイクルで既に書き込みが行われたプリントデータの読み出しが行われ、後半サイクルで引き続きプリントデータの書き込みが実行される。<br>译：例如，它被安装在控制激光打印机等的单片微计算机等中，并用作打印数据保持存储器。在打印机能够打印之前，打印数据被写入所述双端口SRAM。也就是说，由于不能打印，外部时钟EXCLK一个周期中的读取周期是伪周期。当打印操作变为可能时，在外部时钟EXCLK一个周期的前半周期中读取已经写入的打印数据，并在后半周期中继续执行打印数据的写入。 | 对比文件明确公开了其双端口SRAM（通过STS方式实现）支持两种操作模式。第二模式（“印刷ができない”）：在打印机不能打印时，只执行写入操作（“プリントデータが上記２ポートＳＲＡＭに書き込まれる”），且该写入操作占据一个完整的时钟周期（“外部クロックＥＸＣＬＫの１サイクル”），这与目标专利“在第二模式下在存储器周期中支持只写操作”对应。第一模式（“印刷動作が可能になると”）：当打印机可以打印时，在一个外部时钟周期（“１サイクル”）内，先执行读取操作（“前半サイクルで…読み出し”），再执行写入操作（“後半サイクルで…書き込み”），这与目标专利“在第一模式下在存储器周期中支持读取操作和写入操作”完全对应。因此，该技术特征被直接公开。 |
| **特征B**：以及控制电路，被配置为生成用于所述读取操作的读取时钟和用于所述写入操作的写入时钟，《未公开》 | [2] メモリタイミング制御回路ＳＴＳＣＧは、前記外部クロック信号ＥＸＣＬＫと、前記メモリ動作終了信号ＳＥＮＤとを受けて、前記のような内部クロック信号ＩＣＬＫを形成して上記ＳＰＲＡＭのクロック端子に伝える。<br>译：存储器时序控制电路STS-CG接收所述外部时钟信号EXCLK和所述存储器操作结束信号SEND，形成所述内部时钟信号ICLK并将其传送到上述SPRAM的时钟端子。 | 目标专利明确要求控制电路生成“用于读取操作的读取时钟”和“用于写入操作的写入时钟”，即两个独立的、分别专门用于读取和写入操作的时钟信号。对比文件中，存储器时序控制电路STS-CG生成的是单个“内部时钟信号ICLK”。如图2和说明书[2]所述，该ICLK信号在一个外部时钟周期内产生两个高电平脉冲，分别对应于读周期和写周期（前半和后半），但该ICLK本身是一个统一的时序信号，并非独立的读取时钟和写入时钟。对比文件没有公开生成两个分开的、功能独立的读取时钟和写入时钟。因此，该技术特征未被对比文件公开。 |
| **特征C**：所述读取时钟与所述写入时钟分开《未公开》 | （同特征B引用） | 基于特征B的论述，对比文件仅公开了一个内部时钟信号ICLK，其高电平脉冲被分时用作读和写操作的使能信号，并未公开两个物理上或逻辑上分开的“读取时钟”和“写入时钟”。因此，该技术特征未被对比文件公开。 |
| **特征D**：，其中所述控制电路包括：读取时钟电路，被配置为响应于在所述第一模式下的所述存储器周期的开始而生成所述读取时钟，并且在所述读取操作完成时重置所述读取时钟《直接公开》 | [2] 外部クロック信号ＥＸＣＬＫのハイレベルへの変化に対応し、上記遅延回路ＤＬ１とインバータ回路ＩＶ１及びゲート回路Ｇ１により、遅延回路ＤＬ１の遅延時間だけロウレベルとなる第１タイミング信号ＣＫ１が形成される。一方、上記第１タイミング信号ＣＫ１によりＳＰＲＡＭが読み出し動作とされて、そのメモリ動作終了に対応してメモリ動作終了信号ＳＥＮＤがハイレベルからロウレベルに変化する...<br>译：对应于外部时钟信号EXCLK向高电平的变化，通过所述延迟电路DL1和反相器电路IV1及门电路G1，形成仅延迟电路DL1的延迟时间为低电平的第一时序信号CK1。另一方面，通过所述第一时序信号CK1，SPRAM进行读取操作，对应于该存储器操作结束，存储器操作结束信号SEND从高电平变化为低电平... | 目标专利的“读取时钟”用于启动读取操作。对比文件中，“第一时序信号CK1”（由延迟电路DL1等生成）的功能是启动SPRAM的读取操作（“ＳＰＲＡＭが読み出し動作とされる”），其生成响应于“外部时钟信号EXCLK”的上升沿，即存储器周期的开始。读取操作的完成由“存储器操作结束信号SEND”的下降沿指示。虽然对比文件未使用“重置读取时钟”的表述，但其技术方案的核心在于：读取操作的启动由基于外部时钟的时序信号（CK1）触发，读取操作的结束由来自存储阵列的实际完成信号（SEND）指示，并以此信号作为后续时序（如生成CK2）的起点。本领域技术人员可以毫无疑义地理解，在时序控制电路中，一个操作完成信号的出现即意味着用于启动该操作的时序信号的作用结束（即“重置”）。因此，CK1的生成和SEND信号的出现分别对应于“生成读取时钟”和“读取操作完成/重置读取时钟”，该技术特征被直接公开。 |
| **特征E**：以及写入时钟电路，包括：第一电路，所述第一电路的输出被配置为响应于所述存储器周期的开始而被设置，并在所述写入操作完成时被重置《直接公开》 | [2] 上記メモリ動作終了信号ＳＥＮＤが反転されてロウレベルからハイレベルに変化するので、上記同様に上記遅延回路ＤＬ３とインバータ回路ＩＶ３及びゲート回路Ｇ２により、遅延回路ＤＬ３の遅延時間だけロウレベルとなる第２タイミング信号ＣＫ２が形成される。<br>译：由于所述存储器操作结束信号SEND反相并从低电平变化为高电平，同样地，通过所述延迟电路DL3和反相器电路IV3及门电路G2，形成仅延迟电路DL3的延迟时间为低电平的第二时序信号CK2。<br>[2] この第２タイミング信号ＣＫ２に対応した書き込み動作終了から次のサイクルまでの期間にライトリカバリ動作が実施される。<br>译：在与该第二时序信号CK2对应的写入动作结束到下一个周期为止的期间，实施写入恢复动作。 | 目标专利的“第一电路”的输出用于触发写入操作。对比文件中，“第二时序信号CK2”的功能是启动SPRAM的写入操作。其生成直接依赖于读取操作完成后产生的信号（反相后的SEND信号），而读取操作的启动又始于外部时钟周期（存储器周期）的开始。因此，CK2的生成间接响应于存储器周期的开始。写入操作的完成由CK2信号的有效期结束来定义，并在其后进入“写入恢复”期，直到下一个外部时钟周期开始。这可以理解为写入操作完成后，用于启动该操作的时序信号（CK2）的作用结束（即被重置）。因此，CK2信号的生成和结束分别对应于“第一电路的输出被设置”和“在写入操作完成时被重置”，该技术特征被直接公开。 |
| **特征F**：以及第二电路，所述第二电路被配置为：在所述第一模式下在所述第一电路的输出被设置并且所述读取时钟处于重置状态时、以及在所述第二模式下所述存储器周期的开始时，生成所述写入时钟。《直接公开》 | **第一模式（读+写）**：[2] 上記第１タイミング信号ＣＫ１によりＳＰＲＡＭが読み出し動作とされて、そのメモリ動作終了に対応してメモリ動作終了信号ＳＥＮＤがハイレベルからロウレベルに変化すると...上記メモリ動作終了信号ＳＥＮＤが反転されてロウレベルからハイレベルに変化するので...遅延回路ＤＬ３の遅延時間だけロウレベルとなる第２タイミング信号ＣＫ２が形成される。<br>译：通过所述第一时序信号CK1，SPRAM进行读取操作，对应于该存储器操作结束，存储器操作结束信号SEND从高电平变化为低电平...由于所述存储器操作结束信号SEND反相并从低电平变化为高电平...形成仅延迟电路DL3的延迟时间为低电平的第二时序信号CK2。<br>**第二模式（只写）**：[2] つまり、印刷ができないために外部クロックＥＸＣＬＫの１サイクルのうちのリードサイクルはダミーサイクルとされる。<br>译：也就是说，由于不能打印，外部时钟EXCLK一个周期中的读取周期是伪周期。 | 1. **第一模式**：对比文件在第一模式（读+写）下，写入时序信号CK2的生成逻辑是：首先，读取时序信号CK1生成并启动读取操作；然后，读取操作完成后产生SEND信号；最后，基于反相后的SEND信号生成CK2。这完全符合“在第一模式下在第一电路的输出被设置（CK2生成）并且读取时钟处于重置状态时（读取操作完成，由SEND指示）”的条件。2. **第二模式**：对比文件在第二模式（只写）下明确指出，由于不能打印，读取周期是“伪周期”（ダミーサイクル）。结合全文对STS方式工作原理的描述（在一个外部时钟周期内分时进行读和写），当读取周期为伪周期（即不执行实际读取）时，写入操作（CK2对应的周期）将在外部时钟周期开始时直接进行。这对应于“在第二模式下存储器周期的开始时，生成所述写入时钟”。因此，该技术特征被对比文件直接公开。 |
| **特征G**：其中所述控制电路还被配置为：通过响应于在所述第一模式下所述读取时钟的重置而设置所述写入时钟来生成所述写入时钟。《直接公开》 | （同特征F第一模式引用） | 如特征F所述，在第一模式下，对比文件生成写入时序信号CK2的直接触发条件是“存储器操作结束信号SEND”反相后的上升沿，而SEND信号的出现即对应于读取操作的完成。在目标专利的语境下，读取操作的完成即意味着“读取时钟的重置”。因此，对比文件公开了“通过响应于在第一模式下读取时钟的重置（由SEND信号指示）而设置写入时钟（生成CK2）来生成写入时钟”这一技术方案。该技术特征被直接公开。 |
| **特征H**：其中所述控制电路还被配置为：通过响应于在所述第二模式下所述存储器周期的开始而设置所述写入时钟来生成所述写入时钟。《直接公开》 | （同特征F第二模式引用） | 如特征F所述，在第二模式（只写）下，读取周期是伪周期，这意味着写入操作（由CK2控制）将在外部时钟周期（即存储器周期）开始时直接进行。换言之，写入时钟（CK2）的生成是响应于存储器周期的开始。该技术特征被直接公开。 |
| **特征I**：其中所述写入时钟电路还被配置为当所述写入操作完成时重置所述写入时钟。《直接公开》 | [2] この第２タイミング信号ＣＫ２に対応した書き込み動作終了から次のサイクルまでの期間にライトリカバリ動作が実施される。<br>译：在与该第二时序信号CK2对应的写入动作结束到下一个周期为止的期间，实施写入恢复动作。 | 对比文件明确记载，在第二时序信号CK2对应的写入动作结束后，进入写入恢复期。这意味着写入操作在CK2信号有效期内完成，随后CK2信号的作用结束。这对应于“当写入操作完成时重置写入时钟”。该技术特征被直接公开。 |
| **特征J**：其中：所述第一电路包括锁存器《隐含公开》 | [2] 上記メモリ動作終了信号ＳＥＮＤが反転されてロウレベルからハイレベルに変化するので、上記同様に上記遅延回路ＤＬ３とインバータ回路ＩＶ３及びゲート回路Ｇ２により、遅延回路ＤＬ３の遅延時間だけロウレベルとなる第２タイミング信号ＣＫ２が形成される。<br>译：由于所述存储器操作结束信号SEND反相并从低电平变化为高电平，同样地，通过所述延迟电路DL3和反相器电路IV3及门电路G2，形成仅延迟电路DL3的延迟时间为低电平的第二时序信号CK2。 | 对比文件未明确说明生成CK2的电路（延迟电路DL3、反相器IV3及门电路G2的组合）中是否包含“锁存器”。然而，根据本领域技术人员的常识，在数字时序电路中，为了在特定条件下（如SEND信号跳变）产生一个具有确定宽度（由DL3设定）的脉冲信号（CK2），使用锁存器、触发器或具有类似存储功能的电路是常见且合理的设计选择。图1所示的电路（G2、DL3、IV3等）其功能是在输入信号（反相SEND）边沿触发下，输出一个宽度固定的脉冲，这本质上包含了“设置”和“重置”的时序行为，使用锁存器是实现该功能的一种典型方式。因此，本领域技术人员从对比文件公开的电路功能出发，能够合理推断出可以使用包括锁存器在内的电路来实现该“第一电路”。该技术特征被隐含公开。 |
| **特征K**：并且所述第二电路包括用于选通所述第一电路的输出和所述读取时钟的逻辑。《隐含公开》 | [2] 上記ゲート回路Ｇ１から出力される第１タイミング信号ＣＫ１と、上記ゲート回路Ｇ２から出力される第２タイミング信号ＣＫ２とは、論理和回路としてのナンドゲート回路Ｇ３を通してハイレベルに反転されて、上記内部クロック信号ＩＣＬＫとしてシリアル（ＣＫ１＋ＣＫ２）に出力される。<br>译：从所述门电路G1输出的第一时序信号CK1和从所述门电路G2输出的第二时序信号CK2，通过作为逻辑或电路的与非门电路G3反转为高电平，作为所述内部时钟信号ICLK被串行（CK1+CK2）输出。 | 目标专利的“第二电路”功能是根据第一电路的输出和读取时钟的状态来生成写入时钟。对比文件中，虽然最终输出的是单个ICLK信号，但其生成电路（G3门）的逻辑是：将第一时序信号CK1（对应于读取操作启动）和第二时序信号CK2（对应于写入操作启动，即第一电路的输出）进行“或”操作（通过与非门实现），从而在一个周期内串行产生读和写的使能脉冲。G3门电路实现了对CK1和CK2的“选通”功能，以控制内部时钟的有效时段。虽然目标专利生成的是独立的写入时钟，而对比文件生成的是复合的ICLK，但两者在“使用逻辑电路基于第一电路输出和读取相关信号来控制写入时序”这一核心构思上是相通的。本领域技术人员可以理解，为了实现根据读取时钟状态（是否重置）来有条件地生成写入时钟，采用逻辑门电路进行选通是一种基本的、必然的技术手段。因此，该技术特征被隐含公开。 |
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