**对比文件名称**：2012-10-18_发明申请_US20120265951A1 WIDE BANDWIDTH READ AND WRITE MEMORY SYSTEM AND METHOD
**目标专利名称**：163伪双端口存储器CN108027787B
**本次调用模型名称**：GPT-4
### **特征比对表格**
| 技术特征描述及公开性判断结果 | 对比文件原文引用 (段落标号/位置) | 公开性论述 |
| **技术特征A**：包括：多个存储器单元，被配置为在第一模式下在存储器周期中支持读取操作和写入操作以及在第二模式下在所述存储器周期中支持只写操作。<br>**判断结果**：**隐含公开** | [0060] 译：“A plural number of SRAM arrays may share one read (sensing) module 115 (as in FIG. 1B) to save chip area. ... Within one clock cycle, a write operation may be performed on one of SRAM array 705 or 706 while either a write or a read operation may be performed on the other SRAM array 706 or 705. In one embodiment, both SRAM arrays are under write operations... In another embodiment, a read and a separate write operation are performed on the SRAM arrays 705 and 706, respectively.”<br>（译文：多个SRAM阵列可以共享一个读取（感测）模块115以节省芯片面积...在一个时钟周期内，可以在一个SRAM阵列705或706上执行写操作，同时在另一个SRAM阵列706或705上执行写操作或读操作。在一个实施例中，两个SRAM阵列都处于写操作...在另一个实施例中，分别在SRAM阵列705和706上执行读操作和单独的写操作。） | **隐含公开**：目标专利的第一模式（读+写）和第二模式（只写）本质上是存储器在一个时钟周期内所能执行的两种不同操作组合。对比文件虽然未使用“第一模式”、“第二模式”的命名，但其在[0060]段及全文多处（如[0051]、[0055]、[0060]段）明确描述了伪双端口（pseudo dual port）操作，即在一个时钟周期内可以顺序执行“读后写”操作，也可以执行“只写”操作（例如，在同一周期内对两个不同阵列执行写操作，即相当于两个“只写”操作）。本领域技术人员阅读对比文件后，能够合理推断出该存储器可以根据需要被配置为在单个周期内执行“读+写”或“只写”这两种不同的操作模式，这与目标专利技术特征A所定义的两种模式的功能实质相同。因此，该技术特征被对比文件**隐含公开**。 |
| **技术特征B**：以及控制电路，被配置为生成用于所述读取操作的读取时钟和用于所述写入操作的写入时钟。<br>**判断结果**：**未公开** | [0051] 译：“All bit lines are pre-charged while the address decoder first decodes the read addresses. Upon generating the read addresses, the pre-charging is terminated and the word line is enabled. The read module captures the data and is then disconnected from the selected bit lines. While the read module goes on to amplify the captured data, the write-enable signal becomes valid and the write address is decoded to enable a word line for write.”<br>（译文：当地址解码器首先解码读取地址时，所有位线被预充电。一旦生成读取地址，预充电终止并且字线被使能。读取模块捕获数据，然后与所选的位线断开连接。当读取模块继续放大捕获的数据时，写使能信号变为有效，并且写地址被解码以使能用于写入的字线。） | **未公开**：对比文件描述了控制读写操作顺序的时序逻辑（如预充电、地址解码、使能信号等），并提到了“write-enable signal”。然而，目标专利明确要求控制电路生成两个独立的时钟信号：“读取时钟”（RCLK）和“写入时钟”（WCLK）。对比文件全文未提及生成或使用独立的“读取时钟”和“写入时钟”信号。其操作时序主要由系统时钟（CLK）和使能信号（如WE_DELAY）控制。生成独立的读写时钟是目标专利控制电路的一个特定架构，对比文件并未公开。因此，技术特征B**未被直接公开或隐含公开**。 |
| **技术特征C**：所述读取时钟与所述写入时钟分开。<br>**判断结果**：**未公开** | 无相应引用。 | **未公开**：由于技术特征B（生成独立的读取时钟和写入时钟）未被对比文件公开，因此“读取时钟与写入时钟分开”这一特征的前提不存在。对比文件中没有涉及两个独立时钟的概念。因此，技术特征C**未被直接公开或隐含公开**。 |
| **技术特征D**：，其中所述控制电路包括：读取时钟电路，被配置为响应于在所述第一模式下的所述存储器周期的开始而生成所述读取时钟，并且在所述读取操作完成时重置所述读取时钟。<br>**判断结果**：**未公开** | [0053] 译：“Bit lines BL 606 and BL_N 607 are pre-charged to ‘1’ at the beginning of the read clock cycle... At a sampling time 506, the read module 214 senses and amplifies the data in the BL 606 and BL_N 607 to be SA 608 and SA_N 609, and then disconnect from the BL 606 and BL_N 607.”<br>（译文：位线BL 606和BL_N 607在读时钟周期开始时被预充电为‘1’...在采样时间506，读取模块214感测并放大BL 606和BL_N 607中的数据为SA 608和SA_N 609，然后与BL 606和BL_N 607断开连接。） | **未公开**：目标专利的特征D定义了具体的“读取时钟电路”及其行为（生成与重置）。对比文件描述了读操作的开始（预充电）和完成（感测放大后断开连接）等事件，但并未描述存在一个专门的“读取时钟”信号，更没有描述由特定电路生成该时钟并在读取操作完成时将其重置。对比文件中的时序控制是通过事件序列（如地址解码完成、采样时间等）来实现的，而非通过一个可被独立生成和重置的“读取时钟”。因此，技术特征D**未被直接公开或隐含公开**。 |
| **技术特征E**：以及写入时钟电路，包括：第一电路，所述第一电路的输出被配置为响应于所述存储器周期的开始而被设置，并在所述写入操作完成时被重置。<br>**判断结果**：**未公开** | [0060] 译：“Within one clock cycle, a write operation may be performed on one of SRAM array 705 or 706 while either a write or a read operation may be performed on the other SRAM array...”<br>（译文：在一个时钟周期内，可以在一个SRAM阵列705或706上执行写操作，同时在另一个SRAM阵列706或705上执行写操作或读操作...）<br>注：对比文件未明确描述一个其输出在周期开始时设置、在写操作完成时重置的“第一电路”。 | **未公开**：目标专利的特征E定义了写入时钟电路中一个具体的“第一电路”（例如说明书中的写入锁存器602，输出BLATCH信号）。该电路的行为有明确的设置和重置触发条件。对比文件虽然描述了写操作的发生和完成，但并未公开存在一个具有所述特定行为的独立电路模块。对比文件中用于控制写操作时序的信号（如WE_DELAY 603）是在读操作完成后才被使能（见[0053]），而非在“存储器周期的开始”被设置。因此，技术特征E**未被直接公开或隐含公开**。 |
| **技术特征F**：以及第二电路，所述第二电路被配置为：在所述第一模式下在所述第一电路的输出被设置并且所述读取时钟处于重置状态时、以及在所述第二模式下所述存储器周期的开始时，生成所述写入时钟。<br>**判断结果**：**未公开** | 无相应引用。 | **未公开**：技术特征F定义了“第二电路”根据两种不同模式下的复杂条件（第一电路输出状态、读取时钟状态、周期开始）来生成写入时钟。这是目标专利写入时钟生成逻辑的核心。对比文件完全没有公开这样的电路结构或逻辑判断条件。其写操作的启动主要基于WE_DELAY信号，该信号的产生逻辑与目标专利的上述条件不同。因此，技术特征F**未被直接公开或隐含公开**。 |
| **技术特征G**：其中所述控制电路还被配置为：通过响应于在所述第一模式下所述读取时钟的重置而设置所述写入时钟来生成所述写入时钟。<br>**判断结果**：**未公开** | [0051] 译：“While the read module goes on to amplify the captured data, the write-enable signal becomes valid...”<br>（译文：当读取模块继续放大捕获的数据时，写使能信号变为有效...） | **未公开**：目标专利特征G描述了写入时钟的生成与“读取时钟的重置”事件直接挂钩。对比文件描述了在读取操作进行到某一阶段（放大捕获数据）时，写使能信号变为有效。这可以理解为写操作在读取操作“完成后”开始，但并未将其与一个明确的“读取时钟的重置”事件相关联。由于对比文件未公开“读取时钟”及其“重置”行为，因此特征G所定义的特定因果关系未被公开。因此，技术特征G**未被直接公开或隐含公开**。 |
| **技术特征H**：其中所述控制电路还被配置为：通过响应于在所述第二模式下所述存储器周期的开始而设置所述写入时钟来生成所述写入时钟。<br>**判断结果**：**未公开** | 无相应引用。 | **未公开**：目标专利特征H描述了在第二模式（只写模式）下，写入时钟的生成时机是“存储器周期的开始”。对比文件虽然提到了可以在一个周期内执行只写操作（如[0060]中两个阵列都写），但并未描述在该模式下，写入时钟（或等效控制信号）是在周期开始时生成的。其时序控制并未针对“只写模式”与“读后写模式”进行如此区分。因此，技术特征H**未被直接公开或隐含公开**。 |
| **技术特征I**：其中所述写入时钟电路还被配置为当所述写入操作完成时重置所述写入时钟。<br>**判断结果**：**未公开** | 无相应引用。 | **未公开**：目标专利特征I要求写入时钟电路在写入操作完成时重置写入时钟。对比文件描述了写操作的发生，但未提及“写入时钟”这一信号，更没有描述其重置行为。因此，技术特征I**未被直接公开或隐含公开**。 |
| **技术特征J**：其中：所述第一电路包括锁存器。<br>**判断结果**：**未公开** | [0045] 译：“Latches 421, 422, 423, and 424 are provided to latch outputs from low speed read modules 411, 412, 413 and 414, respectively.”<br>（译文：锁存器421、422、423和424被提供以分别锁存来自低速读取模块411、412、413和414的输出。） | **未公开**：对比文件中确实使用了锁存器，但它们是用于锁存读取数据的，其功能和位置与目标专利中作为写入时钟电路一部分的“第一电路”（输出如BLATCH信号）完全不同。目标专利的“第一电路”是一个特定的控制信号生成电路。对比文件并未公开其写入控制通路中存在一个符合特征E描述的、且由锁存器构成的“第一电路”。因此，技术特征J**未被直接公开或隐含公开**。 |
| **技术特征K**：并且所述第二电路包括用于选通所述第一电路的输出和所述读取时钟的逻辑。<br>**判断结果**：**未公开** | 无相应引用。 | **未公开**：技术特征K定义了第二电路包含特定的逻辑（如与非门、或非门等），用于对第一电路的输出和读取时钟进行选通操作。对比文件完全没有公开这样的电路结构。由于对比文件既未公开目标专利定义的“第一电路”和“读取时钟”，自然也未曾公开用于选通这两者的逻辑电路。因此，技术特征K**未被直接公开或隐含公开**。 |
<<<a>>>