**对比文件名称**：2015-03-25_发明授权_EP2263235B1 ADDRESS MULTIPLEXING IN PSEUDO-DUAL PORT MEMORY
**目标专利名称**：163伪双端口存储器CN108027787B
**本次调用模型名称**：GPT-4
作为资深专利代理师，我将严格依据目标专利说明书对权利要求的解释，结合对比文件EP2263235B1的公开内容，进行技术特征的比对和公开性判断。
### **特征比对表格**
| 技术特征描述及公开性判断结果 | 对比文件原文引用 (段落号/位置) | 公开性论述 |
| **技术特征A《直接公开》**<br>包括：多个存储器单元，被配置为在第一模式下在存储器周期中支持读取操作和写入操作以及在第二模式下在所述存储器周期中支持只写操作。 | [0005] “The pseudo-dual port memory, however, mimics a dual port memory in that it has two ports... two memory operations are performed in a single cycle of the input clock signal...”<br>[0027] “Operation of the multiplexer 104 further accommodates read only and write only memory operation / access during a particular external clock cycle... In the case of a write only operation (e.g., when no read operation is performed during a particular external clock cycle)...” | 目标专利的特征A定义了支持两种操作模式的伪双端口存储器。对比文件[0005]段明确指出其伪双端口存储器可在单个时钟周期内执行两次存储器操作（读和写），这对应于目标专利的“第一模式”。对比文件[0027]段明确描述了“只写操作”模式，即在特定外部时钟周期内不执行读操作的情况，这对应于目标专利的“第二模式”。因此，对比文件直接公开了具有两种操作模式（读/写和只写）的伪双端口存储器。 |
| **技术特征B《直接公开》**<br>以及控制电路，被配置为生成用于所述读取操作的读取时钟和用于所述写入操作的写入时钟。 | [0022] “...the control unit 103 generates both a read latch signal ACLK and write latch signal BCLK...”<br>[0023] “...the address switch signal WCLK switches state...”<br>[0028] “The control unit 103 further generates and provides an internal clock signal ICLK...” | 目标专利的特征B要求控制电路生成用于读、写操作的时钟。对比文件中的控制单元103生成读锁存信号ACLK、写锁存信号BCLK以及内部时钟信号ICLK。在存储器访问中，这些锁存信号和内部时钟信号共同作用，控制地址锁存、操作切换和时序，其功能与目标专利中用于协调读/写操作的“读取时钟”和“写入时钟”实质相同。因此，该技术特征被直接公开。 |
| **技术特征C《直接公开》**<br>所述读取时钟与所述写入时钟分开。 | [0022] “...the control unit 103 generates both a read latch signal ACLK and write latch signal BCLK...”<br>[0031] “...a read latch signal ACLK and write latch signal BCLK go high at time T2...” | 目标专利的特征C强调读取时钟和写入时钟是分开的。对比文件中明确描述了控制单元103生成独立的“read latch signal ACLK”和“write latch signal BCLK”。这两个信号在时序图（图2）中显示为独立的波形，分别控制读地址锁存和写地址锁存，是分开生成的时钟信号。因此，本领域技术人员能毫无疑义地得出读取时钟（ACLK）与写入时钟（BCLK/WCLK功能组合）是分开的这一技术方案。 |
| **技术特征D《直接公开》**<br>其中所述控制电路包括：读取时钟电路，被配置为响应于在所述第一模式下的所述存储器周期的开始而生成所述读取时钟，并且在所述读取操作完成时重置所述读取时钟。 | [0031] “...the start of a next external system clock cycle is signaled by the rising edge of an external system clock signal CLK at time T1. In response to... CLK going high, a read latch signal ACLK... goes high at time T2...”<br>[0033] “When the read operation is completed or substantially completed... the read latch signal ACLK goes low at T4...” | 目标专利的特征D定义了读取时钟电路的生成与重置逻辑。对比文件[0031]段明确说明，在外部系统时钟CLK上升沿（标志存储器周期开始）的响应下，读锁存信号ACLK变高，这对应于“生成读取时钟”。[0033]段说明，当读操作完成（或基本完成）时，ACLK变低，这对应于“重置读取时钟”。该逻辑由控制单元103和自定时跟踪电路105实现，作用与目标专利相同，用于控制读操作的时序。因此，该特征被直接公开。 |
| **技术特征E《直接公开》**<br>以及写入时钟电路，包括：第一电路，所述第一电路的输出被配置为响应于所述存储器周期的开始而被设置，并在所述写入操作完成时被重置。 | [0031] “...in response to the external system clock signal CLK going high, ... write latch signal BCLK goes high at time T2...”<br>[0036] “Having completed the write operation... at time T8 the write latch signal BCLK goes low...” | 目标专利的特征E定义了写入时钟电路中的第一电路，其输出（如BLATCH信号）在周期开始时设置，在写操作完成时重置。对比文件中的“write latch signal BCLK”正是这样的信号：它在外部时钟CLK上升沿（周期开始）时变高（设置，见[0031]），并在写操作完成后变低（重置，见[0036]）。该信号用于锁存写地址，其设置与重置的触发条件与目标专利说明书中第一电路（写入锁存器602，输出BLATCH信号）的作用完全相同。因此，该特征被直接公开。 |
| **技术特征F《直接公开》**<br>以及第二电路，所述第二电路被配置为：在所述第一模式下在所述第一电路的输出被设置并且所述读取时钟处于重置状态时、以及在所述第二模式下所述存储器周期的开始时，生成所述写入时钟。 | **第一模式部分：**<br>[0033] “When the read operation is completed or substantially completed... the read latch signal ACLK goes low at T4... At time T5 and in response to the read latch signal ACLK going low, the write address switch signal WCLK goes high.” (此时BCLK已为高，即第一电路输出已设置)<br>**第二模式部分：**<br>[0027] “In the case of a write only operation... the write address switch signal is set to a high level during initial circuit operation...”<br>[0040] “...the write address switch signal WCLK may be set to a high level in response to the write latch signal BCLK rising (at time T5)...” | 目标专利的特征F定义了第二电路生成写入时钟（如WCLK）的两种触发条件。对比文件完全公开了这两种条件：<br>1. **第一模式**：当读/写均需执行时（第一模式），写锁存信号BCLK（第一电路输出）已在周期开始时被设置（高电平）。在读取操作完成后，读锁存信号ACLK变低（即读取时钟重置），随后写地址切换信号WCLK变高（生成写入时钟）。这符合“第一电路输出被设置且读取时钟处于重置状态”的条件。<br>2. **第二模式**：在只写操作时（第二模式），对比文件[0027]和[0040]指出，WCLK在电路初始操作时或在写锁存信号BCLK上升时（约在周期开始时的T2时刻，见图3）被设置为高电平，即“在存储器周期的开始时”生成。<br>因此，对比文件直接公开了第二电路（控制单元103及关联逻辑）根据所述两种条件生成写入时钟（WCLK）的技术方案。 |
| **技术特征G《直接公开》**<br>其中所述控制电路还被配置为：通过响应于在所述第一模式下所述读取时钟的重置而设置所述写入时钟来生成所述写入时钟。 | [0033] “When the read operation is completed or substantially completed... the read latch signal ACLK goes low at T4... At time T5 and in response to the read latch signal ACLK going low, the write address switch signal WCLK goes high.” | 该特征是特征F在第一模式下的具体描述。对比文件[0033]段明确记载，在读取操作完成（或基本完成）后，读锁存信号ACLK（读取时钟）变低（重置），随后（作为响应）写地址切换信号WCLK（写入时钟）变高（设置）。这直接公开了“在第一模式下通过响应于读取时钟的重置而设置写入时钟”这一生成方式。 |
| **技术特征H《直接公开》**<br>其中所述控制电路还被配置为：通过响应于在所述第二模式下所述存储器周期的开始而设置所述写入时钟来生成所述写入时钟。 | [0027] “In the case of a write only operation... the write address switch signal is set to a high level during initial circuit operation...”<br>[0040] “...the write address switch signal WCLK may be set to a high level in response to the write latch signal BCLK rising (at time T5)...” | 该特征是特征F在第二模式下的具体描述。对比文件[0027]和[0040]段指出，在只写操作（第二模式）时，写地址切换信号WCLK（写入时钟）在电路初始操作时或在写锁存信号BCLK上升时（对应于存储器周期开始，见图3时序）被设置为高电平。这直接公开了“在第二模式下通过响应于存储器周期的开始而设置写入时钟”这一生成方式。 |
| **技术特征I《直接公开》**<br>其中所述写入时钟电路还被配置为当所述写入操作完成时重置所述写入时钟。 | [0036] “Having completed the write operation... in response to the internal clock signal ICLK going low, the write address switch signal WCLK goes low...” | 目标专利的特征I要求写入时钟电路在写操作完成时重置写入时钟。对比文件[0036]段明确说明，在写操作完成后，写地址切换信号WCLK（其作用包含写入时钟）变低（重置）。这由控制单元103和自定时跟踪电路105实现，作用与目标专利相同。因此，该特征被直接公开。 |
| **技术特征J《直接公开》**<br>其中：所述第一电路包括锁存器。 | [0021] “...the write address is stored in latch 102.”<br>[0028] “...a write port address input is applied to a write port address latch 102.” | 目标专利的特征J限定第一电路（其输出如BLATCH信号）包括锁存器。对比文件明确公开了写端口地址锁存器（write port address latch 102），其接收写地址输入，并由写锁存信号BCLK控制。该锁存器102的输出状态（锁存的地址）间接反映了BCLK信号的控制逻辑，其本身即是响应于BCLK（第一电路输出）进行操作的锁存器结构。本领域技术人员能够理解，生成BCLK这类控制信号的“第一电路”通常包含锁存器或触发器结构。对比文件明确记载了受BCLK控制的地址锁存器102，足以直接公开“第一电路包括锁存器”这一特征。 |
| **技术特征K《隐含公开》**<br>并且所述第二电路包括用于选通所述第一电路的输出和所述读取时钟的逻辑。 | [0022]-[0023], [0033] 描述了WCLK信号的生成依赖于读操作完成（ACLK变低）和写操作请求（BCLK状态）等条件。<br>[0033] “At time T5 and in response to the read latch signal ACLK going low, the write address switch signal WCLK goes high.” | 目标专利的特征K限定了第二电路包含选通逻辑。对比文件虽未明确揭示第二电路（生成WCLK的具体逻辑门级电路图），但详细描述了WCLK信号的生成逻辑：在第一模式下，WCLK在读取时钟ACLK重置（变低）且第一电路输出BCLK已设置（为高）时生成；在第二模式下，WCLK在周期开始时生成。本领域技术人员根据这些明确的信号条件和时序关系（见[0033]等），能够毫无困难地推断出，实现此功能必然需要包含用于选通（即根据条件使能或传递）第一电路输出（如BCLK或其衍生信号）和读取时钟（ACLK）状态的逻辑电路（例如与门、或门、与非门等组合逻辑）。这是一种为实现所述功能而必然采用的常规技术手段，因此该技术特征被对比文件隐含公开。 |
### **结论代码**
根据以上分析，对比文件直接公开了技术特征A、B、C、D、E、F、G、H、I、J，隐含公开了技术特征K。
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