**对比文件名称：** 2015-07-08_发明专利_ES2540058T3 Multiplexado de direcciones en una memoria de puerto pseudo-dual
**目标专利名称：** 163伪双端口存储器CN108027787B
**模型名称：** 专利创造性评估模型
### **特征比对表格**
| 技术特征描述及公开性判断结果 | 对比文件原文引用 (段落标号或位置) | 公开性论述 |
| **特征A《直接公开》**<br>多个存储器单元，被配置为在第一模式下在存储器周期中支持读取操作和写入操作以及在第二模式下在所述存储器周期中支持只写操作 | “En general, omitiendo las señales solo necesarias para una lectura, aquellas señales necesarias para realizar la operación de escritura pueden adelantarse, es decir, iniciarse antes durante un ciclo o una señal CLK de reloj del sistema externo que cuando se han solicitado tanto operaciones de lectura como de escritura y han de realizarse.” (描述部分，FIGURA 3相关段落) | 对比文件明确描述了其伪双端口存储器系统支持三种操作场景：1）在同一外部系统时钟周期内执行读取和写入操作（对应第一模式）；2）只执行读取操作；3）只执行写入操作（对应第二模式）。具体针对只写模式，说明书在描述图3（第三场景）时指出，当只执行写入操作时（即没有读取请求），相关的写入控制信号可以提前（adelantarse），在外部时钟周期内较早开始。这直接公开了存储器被配置为在一种模式下支持读写操作，在另一种模式下支持只写操作。 |
| **特征B《隐含公开》**<br>以及控制电路，被配置为生成用于所述读取操作的读取时钟和用于所述写入操作的写入时钟， | “La unidad 103 de control genera además y proporciona una señal ICLK de reloj interno a una puerta, tal como un dispositivo NAND 108.” (描述部分) 及 FIGURA 2 时序图显示了ICLK信号。 | 对比文件公开了控制单元103生成一个内部时钟信号ICLK。从图2的时序图（Caso #1，读写操作）可以看出，在单个外部时钟周期内，ICLK信号产生了两个有效脉冲：第一个脉冲（T2-T3）用于启动和完成读取操作，第二个脉冲（T6-T7）用于启动和完成写入操作。虽然信号名称统一为ICLK，但本领域技术人员能够毫无疑义地理解，该ICLK信号在功能上分别提供了用于读取操作的时序控制（可视为“读取时钟”）和用于写入操作的时序控制（可视为“写入时钟”）。因此，控制电路生成用于读操作和写操作的时钟这一特征被隐含公开。 |
| **特征C《隐含公开》**<br>所述读取时钟与所述写入时钟分开 | FIGURA 2 时序图 (Caso #1)。 | 如特征B论述，虽然对比文件使用同一个信号名ICLK，但从其定时波形（图2）可见，用于读取操作的时钟有效时段（T2-T3）与用于写入操作的时钟有效时段（T6-T7）在时间上是完全分开且不重叠的。本领域技术人员能够直接且毫无疑义地确定，该存储器系统中控制读取操作和控制写入操作的时钟事件是分离的。因此，该特征被隐含公开。 |
| **特征D《直接公开》**<br>其中所述控制电路包括：读取时钟电路，被配置为响应于在所述第一模式下的所述存储器周期的开始而生成所述读取时钟，并且在所述读取操作完成时重置所述读取时钟 | “En respuesta a la señal CLK del reloj del sistema externo que va a alto, se genera una señal ICLK de reloj interno mediante la unidad 103 de control y va a alto en el instante T2... Después de que se complete (o se complete sustancialmente) la operación de lectura, en el instante T4, la señal ICLK de reloj interno va a bajo para iniciar la transición a modo de escritura.” (描述部分，FIGURA 2相关段落) | 对比文件直接公开了：在外部系统时钟CLK的上升沿（T1，标志存储器周期开始），控制单元生成内部时钟ICLK并变高（T2），这启动了读取操作。随后，通过自定时跟踪电路105监测读取操作，当读取操作完成（或基本完成）时，ICLK信号变低（T3）。此处的ICLK信号在读取操作阶段的功能，完全对应于目标专利中“读取时钟”的生成（响应周期开始）和重置（响应读操作完成）。因此，该特征被直接公开。 |
| **特征E《直接公开》**<br>以及写入时钟电路，包括：第一电路，所述第一电路的输出被配置为响应于所述存储器周期的开始而被设置，并在所述写入操作完成时被重置 | “Ausente una solicitud de lectura, la señal WCLK de conmutación de dirección de escritura se puede mantener a un nivel alto en respuesta a la señal BCLK de enclavamiento de escritura que se eleva (en el instante T5) ... En respuesta al flanco descendente de la señal ICLK del reloj interno, tanto la señal BCLK de enclavamiento de escritura como la señal WCLK de conmutación de la dirección de escritura vuelven a nivel bajo” (描述部分，FIGURA 3相关段落) | 对比文件中的写地址切换信号WCLK，其功能是控制多路复用器104在读取地址和写入地址之间切换。在只写模式（图3，第二模式）下，WCLK信号在外部时钟上升沿（存储器周期开始）后，随BCLK变高而变高（被设置）。在写入操作完成后，响应于内部时钟ICLK的下降沿，WCLK信号变低（被重置）。WCLK信号的这种行为完全符合“响应于存储器周期开始被设置，并在写入操作完成时被重置”的描述。因此，生成WCLK信号的电路（控制单元103的一部分）对应于权利要求中的“第一电路”，该特征被直接公开。 |
| **特征F《直接公开》**<br>以及第二电路，所述第二电路被配置为：在所述第一模式下在所述第一电路的输出被设置并且所述读取时钟处于重置状态时、以及在所述第二模式下所述存储器周期的开始时，生成所述写入时钟。 | **第一模式（读写）：** “En respuesta a la señal ACLK de enclavamiento de lectura que pasa a bajo en el instante T4, la señal WCLK de conmutación de dirección de escritura va a alto en el instante T5.” (FIGURA 2相关描述)。ACLK变低意味着读地址锁存释放，表明读操作完成（此时ICLK已变低，即“读取时钟处于重置状态”），随后WCLK变高。<br>**第二模式（只写）：** “Ausente una solicitud de lectura, la señal WCLK de conmutación de dirección de escritura se puede mantener a un nivel alto en respuesta a la señal BCLK de enclavamiento de escritura que se eleva (en el instante T5)” (FIGURA 3相关描述)。在只写模式下，WCLK在周期开始后（T2，BCLK变高时）即变高。 | 对比文件明确公开了WCLK信号的生成时机：1）在第一模式（读写操作）下，WCLK在读取操作完成（ACLK变低，此时代表读操作的ICLK脉冲已结束，即处于重置状态）后被设置为高（T5）。2）在第二模式（只写操作）下，WCLK在存储器周期开始（外部时钟上升沿）后，随着BCLK变高而被设置为高（图3，T2）。WCLK信号用于控制地址切换，其有效（高电平）意味着写入地址被选中，这是执行写入操作的关键前提。因此，生成WCLK信号的电路（作为“第二电路”）的配置被直接公开。 |
| **特征G《直接公开》**<br>其中所述控制电路还被配置为：通过响应于在所述第一模式下所述读取时钟的重置而设置所述写入时钟来生成所述写入时钟。 | “Después de que se complete (o se complete sustancialmente) la operación de lectura, en el instante T4, la señal ICLK de reloj interno va a bajo para iniciar la transición a modo de escritura. ... En respuesta a la señal ACLK de enclavamiento de lectura que pasa a bajo en el instante T4, la señal WCLK de conmutación de dirección de escritura va a alto en el instante T5.” (FIGURA 2相关描述) | 在对比文件图2的第一模式（读写）中，内部时钟ICLK在读取操作完成时变低（T3），这对应于“读取时钟的重置”。随后，作为写入操作启动流程的一部分，写地址切换信号WCLK在ACLK变低（T4，与读操作完成直接相关）后变高（T5）。WCLK变高是启动写入阶段的关键事件。因此，控制电路通过响应于读取操作完成（其标志是读取时钟ICLK的重置）来设置WCLK（进而启动写入时序）的方式，被直接公开。 |
| **特征H《直接公开》**<br>其中所述控制电路还被配置为：通过响应于在所述第二模式下所述存储器周期的开始而设置所述写入时钟来生成所述写入时钟。 | “En general, omitiendo las señales solo necesarias para una lectura, aquellas señales necesarias para realizar la operación de escritura pueden adelantarse, es decir, iniciarse antes durante un ciclo o una señal CLK de reloj del sistema externo que cuando se han solicitado tanto operaciones de lectura como de escritura y han de realizarse.” 以及 FIGURA 3 时序显示WCLK在周期开始后变高。 | 对比文件在描述只写模式（第三场景，图3）时明确指出，写入操作所需的信号可以提前，即在外部系统时钟周期内较早开始。从图3的时序可以看出，在只写模式下，写地址切换信号WCLK在外部时钟CLK上升沿（存储器周期开始）之后，随BCLK变高而立即变高。这直接公开了在第二模式下，控制电路响应于存储器周期的开始来设置用于写入操作的控制信号（WCLK）。 |
| **特征I《直接公开》**<br>其中所述写入时钟电路还被配置为当所述写入操作完成时重置所述写入时钟。 | “Habiendo completado la operación de escritura y en respuesta a la señal ICLK de reloj interno que pasa a bajo, en el instante T8 la señal BCLK de enclavamiento de escritura pasa a bajo ... También en respuesta a la señal ICLK de reloj interno que pasa a bajo, la señal WCLK de conmutación de la dirección de escritura pasa a bajo” (FIGURA 2相关描述)。FIGURA 3也显示写入操作后WCLK变低。 | 对比文件明确记载，在写入操作完成后，响应于内部时钟ICLK的下降沿，写地址切换信号WCLK变低（被重置）。如图2的T8时刻和图3的写入操作完成后所示。WCLK信号的重置标志着写入阶段的结束。因此，写入时钟电路（生成WCLK）被配置为在写操作完成时重置其输出，这一特征被直接公开。 |
| **特征J《未直接或隐含公开》**<br>所述第一电路包括锁存器 | 对比文件中提及“registro de retención 102 de la dirección del puerto de escritura”（写端口地址保持寄存器102），它可能是一个锁存器或触发器，用于锁存写地址。但特征E中定义的“第一电路”是其输出（WCLK）响应于周期开始被设置和写操作完成被重置的电路。该电路是对比文件中的控制单元103的一部分，用于生成WCLK信号。说明书未披露生成WCLK的具体电路结构是否包含锁存器。 | 对比文件公开了具有所述行为（设置和重置）的信号WCLK及其生成条件，但未揭示产生该信号的具体电路实现方式是否为“锁存器”。本领域技术人员虽然可能使用锁存器来实现此类功能，但这并非能从对比文件公开的内容中毫无疑义地得出或必然推导出的唯一或特定结构。因此，该具体的电路结构特征（第一电路包括锁存器）未被对比文件公开。 |
| **特征K《未直接或隐含公开》**<br>所述第二电路包括用于选通所述第一电路的输出和所述读取时钟的逻辑。 | 对比文件公开了WCLK信号的生成依赖于读操作是否完成（通过ACLK或读操作监控）以及操作模式。例如，WCLK在读写模式下于ACLK变低后变高，在只写模式下于周期开始后变高。这种依赖关系暗示存在控制逻辑。 | 然而，对比文件并未描述生成WCLK（即“写入时钟”相关的控制信号）的“第二电路”的具体内部构成，特别是未披露其包含了“用于选通第一电路的输出和读取时钟的逻辑”这一具体逻辑电路结构。本领域技术人员可以设计多种逻辑电路来实现所述功能，对比文件没有给出采用此类特定逻辑结构的教导或启示。因此，该具体的电路结构特征未被公开。 |
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