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对比文件列表
1998-10-13_US5822619A_发明授权_US5822619A System and method for restructuring data strings_+++A_B_C_D_E_F_G_H_I_J_K_L_M_N_O_P+++.docx
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1999-08-03_US5933650A_发明授权_US5933650A Alignment and ordering of vector elements for single instruction multiple data processing_+++C_F_G_L_M_N_a_b_d_e_h_i_j_k_o_p+++.docx
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2001-01-09_US6173366B_发明授权_US06173366B2 Load and store instructions which perform unpacking and packing of data bits in separate vector and integer cache storage_+++A_B_C_D_F_G_H_J_N_P_a_e_i_k_l_m_o+++.docx
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2005-06-15_GB2409064A_发明专利_GB2409064A Performing in parallel a data processing operation on data elements_+++A_B_C_F_G_H_J_K_L_M_N_O_a_d_e_i_p+++.docx
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2007-05-31_US2007124631A_发明申请_US20070124631A1 Bit field selection instruction_+++A_B_C_G_M_N_a_b_c_d_e_f_h_o+++.docx
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2007-09-13_WO2007103195A_发明申请_WO2007103195A2 IMPROVED PERMUTABLE ADDRESS PROCESSOR AND METHOD_+++N_P_a_b_h_i_m+++.docx
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2007-09-27_US2007226469A_发明申请_US20070226469A1 Permutable address processor and method_+++a_b_c_d_e_f_g_h_j_k_l_m_n_o_p+++.docx
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2008-10-23_WO2008126041A_发明申请_WO2008126041A1 METHOD OF STORING DATA, METHOD OF LOADING DATA AND SIGNAL PROCESSOR_+++A_B_C_D_E_G_H_I_J_K_L_N_P_f_m_o+++.docx
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2009-02-05_US2009037694A_发明申请_US20090037694A1 Load Misaligned Vector with Permute and Mask Insert_+++H_N_c_g_j_k_m_p+++.docx
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2013-05-23_US2013132529A_发明申请_US20130132529A1 METHOD FOR DETERMINING A DATA FORMAT FOR PROCESSING DATA AND DEVICE EMPLOYING THE SAME_+++c_g_h_n+++.docx
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2014-01-09_US2014013076A_发明申请_US20140013076A1 EFFICIENT HARDWARE INSTRUCTIONS FOR SINGLE INSTRUCTION MULTIPLE DATA PROCESSORS_+++N_a_b_c_j_k_l_m_p+++.docx
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2014-05-13_US8726281B_发明授权_US08726281B2 Method and system for improving performance and reducing energy consumption by converting a first program code into a second program code and implementing SIMD_+++a_b_c_d_g_h_j_k_m_n_p+++.docx
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2014-12-16_US8914613B_发明授权_US08914613B2 Vector shuffle instructions operating on multiple lanes each having a plurality of data elements using a same set of per-lane control bits_+++A_C_H_N_a+++.docx
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2015-08-06_WO2015116474A_发明申请_WO2015116474A1 FORMAT CONVERSION DURING LOAD_STORE OPERATIONS IN A VECTOR PROCESSOR_+++A_B_C_E_G_H_I_J_K_L_M_N_P_d_f_o+++.docx
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2015-12-02_EP2950202A_发明公开_EP2950202A1 PROCESSOR AND DATA GATHERING METHOD_+++A_B_C_D_E_F_G_H_I_J_K_L_M_N_O_P+++.docx
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2016-01-05_US9229718B_发明授权_US09229718B2 Method and apparatus for shuffling data_+++N_a_b_c_h_m_p+++.docx
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2017-01-26_US2017024209A_发明申请_US20170024209A1 MIXED-WIDTH SIMD OPERATIONS USING EVEN_ODD REGISTER PAIRS FOR WIDE DATA ELEMENTS_+++A_B_C_D_E_G_H_N_O_P+++.docx
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2017-02-02_US2017031865A_发明申请_US20170031865A1 APPARATUS AND METHOD FOR TRANSFERRING A PLURALITY OF DATA STRUCTURES BETWEEN MEMORY AND A PLURALITY OF VECTOR REGISTERS_+++H_I_J_K_L_M_N_a_b_c_d_e_g_o+++.docx
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2017-06-22_US2017177351A_发明申请_US20170177351A1 Instructions and Logic for Even and Odd Vector Get Operations_+++C_D_E_G_H_N_a_b_m+++.docx
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2017-06-22_US2017177359A_发明申请_US20170177359A1 Instructions and Logic for Lane-Based Strided Scatter Operations_+++A_B_C_D_E_F_G_H_I_J_K_L_M_N_O_P+++.docx
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2017-06-22_US2017177362A_发明申请_US20170177362A1 ADJOINING DATA ELEMENT PAIRWISE SWAP PROCESSORS, METHODS, SYSTEMS, AND INSTRUCTIONS_+++n+++.docx
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2017-07-06_US2017192784A_发明申请_US20170192784A1 Systems, Apparatuses, and Methods for Lane-Based Strided Gather_+++A_C_G_H_J_N_O+++.docx
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US2010106944A1_Description_20260324_1701_+++C_D_E_G_H_J_K_M_N_P_a_b+++.docx
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US2010332794A1_Description_20260324_1701_+++A_B_C_E_G_H_N_P_d_i_j_o+++.docx
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2014-12-16_US8914613B_发明授权_US08914613B2 Vector shuffle instructions operating on multiple lanes each having a plurality of data elements using a same set of per-lane control bits_+++A_C_H_N_a+++.docx

## 对比文件公开性分析报告

**对比文件名称:** 2014-12-16_US8914613B_发明授权_US08914613B2 Vector shuffle instructions operating on multiple lanes each having a plurality of data elements using a same set of per-lane control bits

**目标专利名称:** 482用于针对可变位宽度数据格式的打包和解包网络以及方法CN111788553B

**模型名称:** 根据问题要求,本次分析基于指定的对比文件和目标专利进行技术特征比对。

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## 技术特征比对表格

技术特征描述及公开性判断对比文件原文引用公开性论述
**技术特征A**:《直接公开》<br>所述计算机系统中的第一多个位位置,所述第一多个位位置中的每个位位置均包括具有预定数目的位槽的寄存器[0019] "In addition, while embodiments of the invention are herein described in relation to 256-bit operands having 128-bit lanes, the invention is not limited to a computer system with 128-bit lanes or 256-bit operands."<br><br>[0037] "Source operand 520 and destination operand 529 each have corresponding multi-bit lanes. For one embodiment the multi-bit lanes are all 128-bit lanes each including a similar number of (e.g. in this case four) data elements."对比文件描述了源操作数和目标操作数各自具有对应的多比特lane结构,每个128位lane包含预定数目的数据元素(如4个数据元素D-A和H-E),这与目标专利中"第一多个位位置"的描述在功能上相同,均是包含预定数目位槽的数据存储单元。虽然对比文件使用的是"lane"而非"位位置",但128位lane包含4个数据元素实质上等同于4个位槽的寄存器。
**技术特征B**:《隐含公开》<br>所述预定数目的位槽中的每个位槽均被配置为临时地存储预定数目的位的数据中的相应位[0038] "Responsive to the decoding of the VSHUFD shuffle instruction 164 a substantially similar set of data elements is selected from any data elements D-A by the 4:1 multiplexers 524-521 and from any data elements H-E by the 4:1 multiplexers 528-525 in each 128-bit lane of source operand 520 according to the field of per-lane control bits 7-0."对比文件通过多路复用器524-521和528-525对源操作数520中的数据元素D-A和H-E进行选择和操作,这些数据元素被选择后用于复制到目标操作数中。虽然多路复用器不是专门的存储单元,但数据元素在通过多路复用器进行选择操作时处于临时存储/保持状态,这隐含公开了数据元素在位槽中的临时存储功能。
**技术特征C**:《直接公开》<br>所述预定数目的位对应于若干不同数据位宽度中的一个数据位宽度[0029] "For example, in one embodiment, packed data can be operated on a 'byte' format or a 'double word' (dword) format. The packed byte format includes thirty-two separate 8-bit data elements and the packed dword format includes eight separate 32-bit data elements."对比文件明确描述了不同的数据位宽度格式,包括packed byte格式(32个8位数据元素)和packed dword格式(8个32位数据元素),这直接公开了数据可以对应于不同数据位宽度的技术特征。
**技术特征D**:《未直接公开》<br>固定的位打包网络,被配置为在所述计算机系统中将所述预定数目的位从所述第一多个位位置打包到第二多个位位置[0038] "Responsive to the decoding of the VSHUFD shuffle instruction 164 a substantially similar set of data elements is selected from any data elements D-A by the 4:1 multiplexers...data elements of the selected set are copied to any of the data fields located in corresponding 128-bit lanes of the destination operand 529 as specified according to the VSHUFD shuffle instruction 164 and the field of per-lane control bits 7-0."对比文件描述的shuffle操作是通过per-lane control bits动态控制多路复用器来选择和复制数据元素的,这是一种可配置的数据选择机制,而非"固定的位打包网络"。目标专利强调的是网络本身的固定性,即网络结构固定不变,能够适应不同的数据位宽度。对比文件的shuffle指令依赖于控制位的动态路由,这与目标专利的"固定的位打包网络"概念存在本质差异。
**技术特征E**:《未直接公开》<br>通过将存储在所述第一多个位位置的每个相应位位置中的所述预定数目的位槽中的相同特定位槽位置中的所述预定数目的位中的所有位路由到所述第二多个位位置的特定位位置的寄存器的位槽中[0038] "a substantially similar set of data elements is selected from any data elements D-A by the 4:1 multiplexers 524-521 and from any data elements H-E by the 4:1 multiplexers 528-525...data elements of the selected set are copied to any of the data fields"对比文件描述的是基于per-lane control bits从任意数据元素中选择并复制到任意数据字段中,这与目标专利中"将相同特定位槽位置中的所有位路由到相同位槽位置"的描述不符。目标专利强调的是位槽到位槽的一一对应关系(相同位槽位置到相同位槽位置),而对比文件的操作是从任意位置选择数据元素复制到任意位置,缺乏这种严格的位槽位置对应关系。
**技术特征F**:《未直接公开》<br>所述固定的位打包网络包括在所述第一多个位位置中的位槽与所述第二多个位位置中的位槽之间的固定的点对点连接[0038] "by the 4:1 multiplexers 524-521 and from any data elements H-E by the 4:1 multiplexers 528-525"对比文件使用的是多路复用器(4:1 multiplexers)进行数据选择,这些多路复用器根据per-lane control bits动态选择输入信号连接到输出端,这是一种基于控制信号的可选通连接,而非"固定的点对点连接"。目标专利明确要求网络具有固定的点对点连接,即连接是固定不变的,不依赖于控制信号进行动态选择。
**技术特征G**:《未直接公开》<br>被配置为:容纳输入到所述第一多个位位置的所述若干不同数据位宽度中的每一个[0015] "The shuffle instruction has useful applications in data reorganization and in moving data into different locations of the register to allow, for example, extra storage for scalar operations, manipulation of complex numbers that require transforms, or to facilitate conversion between data formats such as from packed integer to packed floating point and vice versa."对比文件描述了shuffle指令用于数据重组和不同格式转换(如packed integer到packed floating point),但这并不意味着网络本身能够"容纳"不同的数据位宽度。对比文件的数据格式变化是通过改变数据元素的大小(如从8位到32位)来实现的,而不是通过网络结构本身来适应不同的位宽度。
**技术特征H**:《隐含公开》<br>将数据从所述第一多个位位置打包到所述第二多个位位置中[0038] "data elements of the selected set are copied to any of the data fields located in corresponding 128-bit lanes of the destination operand 529"对比文件描述了数据元素从源操作数(相当于第一多个位位置)被复制到目标操作数(相当于第二多个位位置),这隐含公开了数据从第一位置到第二位置的传输操作。虽然使用了"复制"而非"打包",但实质上都是数据的转移操作。
**技术特征I**:《未直接公开》<br>所述第二多个位位置中使用的位位置比所述第一多个位位置少[0038] "Source operand 520 and destination operand 529 each have corresponding multi-bit lanes"对比文件描述源操作数和目标操作数具有相同结构的对应多比特lane,没有明确说明目标操作数使用的位位置比源操作数少。目标专利强调的是打包后使用的位位置减少以实现存储密度的提升,而对比文件的shuffle操作中源和目标通常是相同大小。
**技术特征J**:《未直接公开》<br>包含在存储器设备内的所述第二多个位位置,其中所述存储器设备还被配置为存储所述位束[0018] "The storage device 110 represents one or more mechanisms for storing data. For example, the storage device 110 may include read only memory (ROM), random access memory (RAM), magnetic disk storage mediums, optical storage mediums, flash memory devices, and/or other machine-readable mediums."对比文件描述了存储设备110可以存储数据,但并没有明确说明第二多个位位置包含在存储器设备内,也没有描述位束存储在存储器设备中。
**技术特征K**:《未直接公开》<br>所述第二多个位位置包括所述存储器设备中的多个存储器单元[0018] "The storage device 110 represents one or more mechanisms for storing data."对比文件仅泛泛描述了存储设备可以存储数据,但没有具体描述第二多个位位置与存储器单元的关系。
**技术特征L**:《未直接公开》<br>位束中的位的数目对应于所述存储器设备的存储器数据字长[0029] "For example, in one embodiment, packed data can be operated on a 'byte' format or a 'double word' (dword) format."对比文件描述了不同的packed data格式,但没有描述位束中的位数与存储器字长的对应关系。
**技术特征M**:《未直接公开》<br>固定的位打包网络包括计算数据路径网络或存储器数据路径中的一项的一部分[0038] "Responsive to the decoding of the VSHUFD shuffle instruction 164...in an execution unit 152"对比文件描述shuffle操作在执行单元152中执行,但没有明确说明网络是计算数据路径或存储器数据路径的一部分。
**技术特征N**:《直接公开》<br>所述第一多个位位置中的位由具有若干通道的单指令多数据SIMD单元生成[0003] "A Single Instruction, Multiple Data (SIMD) architecture improves efficiency of multi-dimensional computations. Implemented in computer systems, the SIMD architecture enables one instruction to operate on data simultaneously, rather than on a single data."<br><br>[0024] "one embodiment includes shuffling packed data elements according to a single shuffle instruction 164 that specifies a field of per-lane control bits, a single source operand and a destination operand."对比文件明确描述了SIMD架构允许一条指令同时操作多个数据,并且shuffle指令在packed data上操作,这与目标专利中SIMD单元生成位位置的描述直接对应。
**技术特征O**:《未直接公开》<br>每一个位束具有的大小是所述SIMD单元的通道的数目的倍数[0037] "the multi-bit lanes are all 128-bit lanes each including a similar number of (e.g. in this case four) data elements."对比文件描述了128位lane包含4个数据元素,但没有明确说明位束大小与SIMD通道数目的倍数关系。
**技术特征P**:《未直接公开》<br>通过所述固定的位打包网络的反向操作,所述第二多个位位置中的位束被解包到所述第一多个位位置[0038] "data elements of the selected set are copied to any of the data fields located in corresponding 128-bit lanes of the destination operand 529"对比文件描述的是从源操作数选择数据复制到目标操作数,虽然理论上可以通过反向操作实现解包,但对比文件没有明确描述"反向操作"进行解包的功能。

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## 总结

**对比文件(US8914613B)** 公开了一种lane内的向量混洗指令,使用per-lane control bits控制多路复用器来选择和复制数据元素。该技术的核心是通过控制位动态路由数据,而非使用固定的点对点连接。

**目标专利(CN111788553B)** 的核心技术是使用单个/固定的位打包网络,该网络具有固定的点对点连接,能够适应不同的数据位宽度,将位按相同位槽位置打包形成位束。

两者虽然都涉及数据打包/重组操作,但存在本质区别:

1. 对比文件使用per-lane control bits动态控制数据选择;目标专利使用固定的点对点连接

2. 对比文件是lane内数据混洗;目标专利是位槽到位槽的位束打包

3. 对比文件未公开"第二多个位位置比第一多个位位置少"的存储密度优化概念

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