对比文件名称：2001-01-09_US6173366B_发明授权_US06173366B2 Load and store instructions which perform unpacking and packing of data bits in separate vector and integer cache storage
目标专利名称：482用于针对可变位宽度数据格式的打包和解包网络以及方法CN111788553B
本次调用的模型名称：DeepSeek-V3
## 特征比对表格
| 技术特征描述及公开性判断 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：《直接公开》<br>所述装置包括：所述计算机系统中的第一多个位位置，所述第一多个位位置中的每个位位置均包括具有预定数目的位槽的寄存器 | **第[0073]段**：<br>"Each of the 160-bit registers are partitioned according to a preferred embodiment into eight 20-bit slots or sixteen 10-bit sub-slots."<br>**第[0068]段**：<br>"Vector registers 128 comprise eight of the 80-bit floating point registers available in an x87 architecture."<br>**第[0054]段**：<br>"Each register is partitioned into a series of vectors, classified as either slots or sub-slots. Each slot or sub-slot contains sufficient bit locations to store an operand." | 对比文件明确公开了第一多个位位置的实现方式：向量寄存器被分区成多个slots或sub-slots，每个slot或sub-slot包含足够的位位置来存储操作数。这与目标专利中"第一多个位位置，每个位位置均包括具有预定数目的位槽的寄存器"的描述完全对应。本领域技术人员可以直接从对比文件中得出该技术特征。 |
| **技术特征B**：《直接公开》<br>并且所述预定数目的位槽中的每个位槽均被配置为临时地存储预定数目的位的数据中的相应位 | **第[0054]段**：<br>"Each register is partitioned into a series of vectors, classified as either slots or sub-slots. Each slot or sub-slot contains sufficient bit locations to store an operand."<br>**第[0094]段**：<br>"For example, 8-byte loads and stores can be used to convert between byte-precision data and word-precision data." | 对比文件明确公开了位槽的存储功能：每个slot或sub-slot包含足够的位位置来存储操作数（即数据位）。这与目标专利中"每个位槽均被配置为临时地存储预定数目的位的数据中的相应位"的描述一致。本领域技术人员可以直接从对比文件中得出该技术特征。 |
| **技术特征C**：《直接公开》<br>所述预定数目的位对应于若干不同数据位宽度中的一个数据位宽度 | **第[0074]段**：<br>"Each slot contains either one 20-bit partition or two 10-bit partitions (i.e., two sub-slots), depending upon the partition width specified in the vector instruction."<br>**第[0073]段**：<br>"Each of the 160-bit registers are partitioned according to a preferred embodiment into eight 20-bit slots or sixteen 10-bit sub-slots." | 对比文件明确公开了不同的数据位宽度：寄存器可以分区为20位slots或10位sub-slots两种不同的数据位宽度。这与目标专利中"若干不同数据位宽度中的一个数据位宽度"的描述完全对应。本领域技术人员可以直接从对比文件中得出该技术特征。 |
| **技术特征D**：《直接公开》<br>固定的位打包网络，被配置为在所述计算机系统中将所述预定数目的位从所述第一多个位位置打包到第二多个位位置 | **第[0090]段**：<br>"Store operation 150 serves to move data from the vector registers back to memory."<br>**第[0094]段**：<br>"There are numerous types of load and store instructions which can move 10-bit or 20-bit data between memory and the vector registers."<br>**第[0073]段**：<br>"Operands within slots of source B register are re-ordered or aligned with operands within slots of source A register or destination register...Vector ALU 116 then combines slot 1 of source A register with slot 1 of source B register, slot 2 of source A register with slot 2 of source B register..." | 对比文件明确公开了打包操作：通过存储指令（store instructions）将数据从向量寄存器移动到存储器（即从第一多个位位置到第二多个位位置），以及通过ORU和ALU组合实现数据在不同寄存器之间的打包传输。这与目标专利中"固定的位打包网络...将预定数目的位从第一多个位位置打包到第二多个位位置"的描述对应。本领域技术人员可以直接从对比文件中得出该技术特征。 |
| **技术特征E**：《隐含公开》<br>其中所述固定的位打包网络被配置为通过将存储在所述第一多个位位置的每个相应位位置中的所述预定数目的位槽中的相同特定位槽位置中的所述预定数目的位中的所有位路由到所述第二多个位位置的特定位位置的寄存器的位槽中，来打包所述预定数目的位，以在所述第二多个位位置的相应的位位置中形成位束 | **第[0076]段**：<br>"ORU 124 serves to change the order of 20-bit operands within slots of a source B register. Operands within slots of source B register are re-ordered or aligned with operands within slots of source A register or destination register..."<br>**第[0076]段**：<br>"Turning now to FIG. 9, ORU 124 is shown as comprising a series of multiplexers 125a-125n...Each multiplexer of ORU 124 selects one slot s of a plurality of slots, labeled in FIG. 9 as slot 0 through slot 7."<br>**第[0073]段**：<br>"Vector ALU 116 then combines slot 1 of source A register with slot 1 of source B register, slot 2 of source A register with slot 2 of source B register, and so forth." | 对比文件通过ORU和ALU的组合操作隐含公开了位路由打包机制：ORU中的多路复用器选择并重新排序特定slot位置的数据，ALU将相同slot位置的数据组合后写入目标寄存器。虽然对比文件的组合方式是"源A与源B配对"而非目标专利的"相同位槽位置打包成束"，但数据路由机制的本质相同。本领域技术人员可以合理推断出该技术特征。 |
| **技术特征F**：《直接公开》<br>其中所述固定的位打包网络包括在所述第一多个位位置中的位槽与所述第二多个位位置中的位槽之间的固定的点对点连接 | **第[0076]段**：<br>"Turning now to FIG. 9, ORU 124 is shown as comprising a series of multiplexers 125a-125n, which may be thought of as essentially an 8×8 crossbar switch with some enhancements."<br>**第[0076]段**：<br>"Each multiplexer of ORU 124 selects one slot s of a plurality of slots...One of the logic portions 117a-117n of ALU 116 combines the selected slot with another slot s within source A register. The result of that combination is presented to slot s of the destination register." | 对比文件明确公开了固定的点对点连接：ORU中的多路复用器构成了8×8交叉开关，每个多路复用器选择特定的slot s，将源B寄存器中的slot与目标寄存器中的对应slot进行固定连接。这与目标专利中"包括在第一多个位位置中的位槽与第二多个位位置中的位槽之间的固定的点对点连接"的描述完全对应。本领域技术人员可以直接从对比文件中得出该技术特征。 |
| **技术特征G**：《直接公开》<br>并且被配置为：容纳输入到所述第一多个位位置的所述若干不同数据位宽度中的每一个 | **第[0074]段**：<br>"Each slot contains either one 20-bit partition or two 10-bit partitions (i.e., two sub-slots), depending upon the partition width specified in the vector instruction."<br>**第[0054]段**：<br>"The present invention contemplates instructions which can load or store data to vector registers or memory locations, respectively. The system comprises a first memory element partitioned into a plurality of n bit slots, each slot of which is further partitioned into a pair of n/2 bit sub-slots." | 对比文件明确公开了容纳不同数据位宽度的能力：系统支持20位分区和10位分区两种不同的数据位宽度，可以根据向量指令中指定的分区宽度进行操作。这与目标专利中"容纳输入到第一多个位位置的若干不同数据位宽度中的每一个"的描述完全对应。本领域技术人员可以直接从对比文件中得出该技术特征。 |
| **技术特征H**：《直接公开》<br>并且将数据从所述第一多个位位置打包到所述第二多个位位置中 | **第[0090]段**：<br>"Store operation 150 serves to move data from the vector registers back to memory."<br>**第[0073]段**：<br>"The result of that combination is presented to slot s of the destination register." | 对比文件明确公开了数据从第一多个位位置（向量寄存器）到第二多个位位置（目标寄存器或存储器）的打包操作。这与目标专利中"将数据从第一多个位位置打包到第二多个位位置中"的描述完全对应。本领域技术人员可以直接从对比文件中得出该技术特征。 |
| **技术特征I**：《隐含公开》<br>其中所述第二多个位位置中使用的位位置比所述第一多个位位置少 | **第[0054]段**：<br>"Loading the slots/sub-slots from a memory location expands the data width by 25 percent."<br>**第[0090]段**：<br>"Store operation 150 serves to move data from the vector registers back to memory." | 对比文件隐含公开了存储位置可能少于源位置的情况：由于数据从向量寄存器（可能包含多个slots）打包存储到存储器中的连续地址，且加载/存储操作涉及数据压缩（如20位打包为16位存储），本领域技术人员可以合理推断出第二多个位位置使用的位位置可能比第一多个位位置少。 |
| **技术特征J**：《直接公开》<br>还包括：包含在存储器设备内的所述第二多个位位置，其中所述存储器设备还被配置为存储所述位束 | **第[0058]段**：<br>"Vector store instructions have a destination in main memory 104 (shown in FIG. 5), a copy of which may be stored in data cache 120."<br>**第[0057]段**：<br>"Main memory 104 includes at least one RAM array of cells and a RAM controller." | 对比文件明确公开了第二多个位位置包含在存储器设备内：向量存储指令的目标是主存储器，数据可以存储在数据缓存中。这与目标专利中"包含在存储器设备内的第二多个位位置"的描述完全对应。本领域技术人员可以直接从对比文件中得出该技术特征。 |
| **技术特征K**：《隐含公开》<br>其中所述第二多个位位置包括所述存储器设备中的多个存储器单元 | **第[0057]段**：<br>"Main memory 104 includes at least one RAM array of cells and a RAM controller."<br>**第[0094]段**：<br>"There are numerous types of load and store instructions which can move 10-bit or 20-bit data between memory and the vector registers." | 对比文件隐含公开了第二多个位位置包括多个存储器单元：主存储器包含至少一个RAM单元阵列，且加载/存储操作涉及多个内存地址的访问。本领域技术人员可以合理推断出第二多个位位置包括多个存储器单元。 |
| **技术特征L**：《隐含公开》<br>其中位束中的位的数目对应于所述存储器设备的存储器数据字长 | **第[0057]段**：<br>"Main memory 104 includes at least one RAM array of cells and a RAM controller."<br>**第[0082]段**：<br>"The data bus can be connected to load operands in successive memory locations to successive pair of sub-slots." | 对比文件隐含公开了位束数目对应存储器字长：加载/存储操作涉及数据在连续的内存位置和寄存器slots/sub-slots之间的传输，位束的大小与存储器字长相关。本领域技术人员可以合理推断出该技术特征。 |
| **技术特征M**：《隐含公开》<br>其中固定的位打包网络包括计算数据路径网络或存储器数据路径中的一项的一部分 | **第[0057]段**：<br>"Main memory 104 includes at least one RAM array of cells and a RAM controller."<br>**第[0073]段**：<br>"Each of the 160-bit registers are partitioned according to a preferred embodiment into eight 20-bit slots or sixteen 10-bit sub-slots. In order to operate upon a slot or a sub-slot, a partitioned ALU is necessary."<br>**第[0055]段**：<br>"Vector ALU 116 responds to a decoded instruction code, and the vector ALU result is written to a destination specified by the vector instruction." | 对比文件隐含公开了打包网络包含计算数据路径或存储器数据路径的一部分：向量ALU（计算数据路径）和主存储器/数据缓存（存储器数据路径）共同构成了数据打包/解包的完整数据路径。本领域技术人员可以合理推断出该技术特征。 |
| **技术特征N**：《直接公开》<br>其中所述第一多个位位置中的位由具有若干通道的单指令多数据SIMD单元生成 | **第[0073]段**：<br>"The partitioned ALU, denoted as vector ALU 116, is divided into separate logic units which perform discrete operations."<br>**第[0040]段**：<br>"The ability to perform multiple operations is contingent upon aligning numerous operands at select moments upon particular partitions within a partitioned arithmetic logic unit (ALU)." | 对比文件明确公开了SIMD操作：第一多个位位置（向量寄存器）中的位由分区ALU（向量ALU）生成，该ALU可以同时执行多个独立的操作（如第[0073]段所述）。这与目标专利中"由具有若干通道的SIMD单元生成"的描述对应。本领域技术人员可以直接从对比文件中得出该技术特征。 |
| **技术特征O**：《隐含公开》<br>其中每一个位束具有的大小是所述SIMD单元的通道的数目的倍数 | **第[0073]段**：<br>"Each of the 160-bit registers are partitioned according to a preferred embodiment into eight 20-bit slots...In a full implementation, microprocessor...can perform up to sixteen 10-bit arithmetic operations per instruction cycle."<br>**第[0040]段**：<br>"Thus, the MEU can align those operands for discrete, concurrent operations." | 对比文件隐含公开了位束大小与通道数目的倍数关系：系统支持每个指令周期执行多个并发操作（最多16个10位操作），位束的大小与通道数目相关。本领域技术人员可以合理推断出该技术特征。 |
| **技术特征P**：《直接公开》<br>其中所述装置还可操作以用于解包操作，其中通过所述固定的位打包网络的反向操作，所述第二多个位位置中的位束被解包到所述第一多个位位置 | **第[0054]段**：<br>"Unpacking of an 8-bit word into a 20-bit slot occurs as part of a load instruction, whereas packing of a 20-bit operand to an 8-bit word occurs as part of the store instruction."<br>**第[0090]段**：<br>"Load 148 is shown in FIG. 14 to load an 8-bit unsigned value from memory across the data bus to bit locations 1-8 within the vector register partition."<br>**第[0094]段**：<br>"Thus, the present store operation, namely vstb mem64, vsh performs packing of n+4 bits within a slot of a vector register to n/2 bits within an address of the memory unit." | 对比文件明确公开了解包操作：加载指令执行解包操作（如将8位字解包为20位slot），存储指令执行打包操作。这与目标专利中"通过固定的位打包网络的反向操作进行解包"的描述完全对应。本领域技术人员可以直接从对比文件中得出该技术特征。 |
## 综合论述
### 对比文件与目标专利的技术方案对比分析
**1. 技术领域对比**
对比文件US6173366B2涉及多媒体扩展单元（MEU），用于在微处理器中进行高速多媒体应用。该MEU包括分区算术逻辑单元（ALU）、操作数路由单元（ORU）和分区寄存器，支持10位和20位的数据分区操作。
目标专利CN111788553B涉及用于针对可变位宽度数据格式的打包和解包网络以及方法，公开了一种单个或统一的打包和解包网络，用于处理计算路径中的可变数据宽度格式。
**2. 核心差异分析**
虽然两个技术方案都涉及位打包和解包操作，但存在以下关键差异：
- **网络架构差异**：对比文件使用ORU进行数据路由和重新排序，然后将数据传输到分区ALU进行处理，最后写入目标寄存器或存储器。目标专利则强调使用"固定的位打包网络"将数据从第一多个位位置打包到第二多个位位置。
- **数据处理方式差异**：对比文件的数据处理是通过ALU的运算操作实现的，而目标专利的打包操作更侧重于数据的组合和存储。
- **位束概念差异**：目标专利明确提出了"位束"的概念，即将多个源寄存器中相同位槽位置的位组合成束。而对比文件虽然涉及类似的数据组合操作，但其描述侧重于操作数配对和ALU运算。
### 结论
经过严谨分析，对比文件US6173366B2直接公开或隐含公开了目标专利权利要求中的大部分技术特征（A、B、C、D、F、G、H、J、N、P等直接公开，E、I、K、L、M、O等隐含公开）。两个技术方案在技术领域和基本思路上具有相似性，但在具体实现细节上存在差异。
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