对比文件名称：1993-04-06_发明授权_US5200710A Current mirror amplifier circuit and method of driving the same
目标专利名称：具有脉冲控制的读出放大器CN107533855B
本次调用的模型名称：DeepSeek最新版本模型
### 特征比对表格
| 技术特征描述与公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：晶体管的差分对，被配置为响应于位线对之间的电压差来引导电流，其中每个差分对晶体管包括输出端子。《直接公开》 | [2] "The differential amplifier circuit part 1 includes first and second transistors T1 and T2 which respectively receive input signals VIN and VIN." 译：差分放大器电路部分1包括分别接收输入信号VIN和VIN的第一和第二晶体管T1和T2。 | 对比文件公开了由晶体管T1和T2构成的差分对（参见说明书“differential amplifier circuit part 1”）。该差分对根据其栅极输入的互补信号VIN和VIN（对应位线对的电压差）来引导电流。晶体管T1和T2的漏极是输出端子（节点A和B）。因此，该技术特征被对比文件直接公开。 |
| **技术特征B**：延迟电路，被配置为延迟读出使能信号以提供延迟的读出使能信号。《直接公开》 | [2] "The control signal output circuit part includes inverter circuits INVI and INV2, a resistor R1 and a capacitor C which are coupled as shown. The activation signal φ ... is also applied to the inverter circuit INV1 ... The resistor R1 and the capacitor C form a delay circuit which delays the activation signal φ by a delay time t ... The delayed activation signal φ is inverted by the inverter circuit INV2 and is formed into the control signal φ 1 ..." 译：控制信号输出电路部分包括如图所示连接的反相器电路INVI和INV2、电阻R1和电容C。激活信号φ...也被施加到反相器电路INV1...电阻R1和电容C形成延迟电路，该延迟电路将激活信号φ延迟延迟时间t...延迟的激活信号φ被反相器电路INV2反相并形成控制信号φ1... | 对比文件公开了延迟电路（由电阻R1和电容C构成），其功能是延迟激活信号φ（对应目标专利的读出使能信号SE），以产生延迟后的控制信号φ1（对应目标专利的延迟的读出使能信号SE_D）。因此，该技术特征被对比文件直接公开。 |
| **技术特征C**：与晶体管的所述差分对相对应的成对的第一上拉晶体管。《直接公开》 | [2] "PMOS transistors T11 and T12 form a bypass circuit part. The PMOS transistor T11 is coupled in parallel to the PMOS transistor T4 of the current mirror circuit part, and the PMOS transistor T12 is coupled in parallel to the PMOS transistor T5 of the current mirror circuit part." 译：PMOS晶体管T11和T12形成旁路电路部分。PMOS晶体管T11与电流镜电路部分的PMOS晶体管T4并联耦合，PMOS晶体管T12与电流镜电路部分的PMOS晶体管T5并联耦合。 | 对比文件公开了成对的PMOS晶体管T11和T12。它们分别与电流镜负载晶体管T4和T5并联，并连接在电源Vcc和差分对输出节点A、B之间。其作用是在待机模式下将节点A和B上拉至高电位，在激活后延迟关断，这对应于目标专利中与差分对相对应、用于初始上拉并在延迟后关断的“第一上拉晶体管”的作用。因此，该技术特征被对比文件直接公开。 |
| **技术特征D**：每个第一上拉晶体管耦合在对应的差分对晶体管的所述输出端子与电源节点之间，《直接公开》 | [2] (结合图4及文字描述) T11连接在电源Vcc和节点A（晶体管T1的漏极/输出端子）之间；T12连接在电源Vcc和节点B（晶体管T2的漏极/输出端子）之间。 | 对比文件图4明确显示了PMOS晶体管T11的源极接电源Vcc，漏极接节点A（差分对晶体管T1的漏极/输出端子）；T12的源极接电源Vcc，漏极接节点B（差分对晶体管T2的漏极/输出端子）。因此，该连接关系被直接公开。 |
| **技术特征E**：其中每个第一上拉晶体管被配置为响应于所述延迟的读出使能信号的确立而关断。《直接公开》 | [2] "When the current mirror amplifier circuit receives the activation signal φ ... the control signal φ1 does not immediately become the power source voltage Vcc but remains at zero volts. Hence, the PMOS transistors T11 and T12 remain ON... When the potential at the node B becomes a voltage which is the threshold voltage Vth lower than the power source voltage Vcc, ... In this state, the control signal φ1 becomes the power source voltage Vcc, and the PMOS transistors T11 and T12 turn OFF." 译：当电流镜放大器电路接收到激活信号φ...控制信号φ1不会立即变为电源电压Vcc，而是保持为零伏。因此，PMOS晶体管T11和T12保持导通...当节点B的电位变为比电源电压Vcc低一个阈值电压Vth的电平时...此时，控制信号φ1变为电源电压Vcc，PMOS晶体管T11和T12关断。 | 对比文件明确描述了第一上拉晶体管T11和T12由延迟的控制信号φ1（由激活信号φ经延迟电路产生）控制其关断时机。在激活信号φ变为高电平后，经过延迟时间t，控制信号φ1才变为高电平（对于PMOS晶体管为关断电平），从而使T11和T12关断。这完全对应于目标专利中“响应于延迟的读出使能信号的确立而关断”的技术特征。因此，该特征被直接公开。 |
| **技术特征F**：以及与晶体管的所述差分对相对应的成对的第二上拉晶体管，《未公开》 | 无相关内容。 | 对比文件中的PMOS晶体管T6和T7（参见图1及背景技术描述）虽然也连接在电源和差分对输出节点之间，但其栅极直接由激活信号φ（非延迟）驱动，并非“总是接通”。在对比文件图4的本发明实施例中，T6和T7被移除，由T11和T12及其延迟控制取代。目标专利中的“第二上拉晶体管”是尺寸较小、始终导通（栅极接地）的元件，用于在“第一上拉晶体管”关断后提供微弱的上拉。对比文件未公开这种与第一上拉晶体管并联且“总是接通”的第二上拉晶体管对。因此，该技术特征未被对比文件公开。 |
| **技术特征G**：每个第二上拉晶体管耦合在对应的差分对晶体管的所述输出端子与所述电源节点之间，《未公开》 | 无相关内容。 | 由于技术特征F（成对的第二上拉晶体管）未被公开，其具体的连接关系（特征G）自然也未被公开。 |
| **技术特征H**：其中每个第二上拉晶体管被配置为总是接通，并且其中每个第一上拉晶体管的大小大于每个第二上拉晶体管的大小。《未公开》 | 无相关内容。 | 对比文件既未公开“总是接通”（如栅极接地）的上拉晶体管，也未提及第一上拉晶体管（T11, T12）与任何其他上拉晶体管之间存在尺寸大小差异。目标专利通过尺寸差异实现强度不同，对比文件未公开此特征。 |
| **技术特征I**：进一步包括：电流源晶体管，被配置为响应于所述读出使能信号的确立来生成所述电流。《直接公开》 | [2] "The switching circuit part 3 includes a transistor T3 which is responsive to an activation signal φ..." 译：开关电路部分3包括响应于激活信号φ的晶体管T3... (结合图4) 激活信号φ施加于NMOS晶体管T3的栅极。 | 对比文件中的NMOS晶体管T3（图4中标记为T3，对应于图3原理框图中的开关电路部分3）连接在差分对晶体管T1、T2的源极与地（GND）之间。其栅极接收激活信号φ。当φ为高电平时，T3导通，为差分对提供从电源Vcc到地的电流通路，即生成电流。这对应于目标专利中响应于读出使能信号SE确立而生成电流的电流源晶体管M3。因此，该技术特征被直接公开。 |
| **技术特征J**：其中所述电流源晶体管耦合在每个差分对晶体管的第二端子与接地之间。《直接公开》 | [2] (结合图4及文字描述) 晶体管T1和T2的源极（第二端子）共同连接到晶体管T3的漏极，晶体管T3的源极接地。 | 对比文件图4明确显示了差分对晶体管T1和T2的源极（第二端子）相连后，通过晶体管T3（电流源/开关晶体管）耦合到地（GND）。这完全符合“电流源晶体管耦合在每个差分对晶体管的第二端子与接地之间”的描述。因此，该特征被直接公开。 |
| **技术特征K**：其中所述成对的第一上拉晶体管包括成对的PMOS第一上拉晶体管。《直接公开》 | [2] "PMOS transistors T11 and T12 form a bypass circuit part." 译：PMOS晶体管T11和T12形成旁路电路部分。 | 对比文件明确公开了第一上拉晶体管T11和T12是PMOS晶体管。因此，该技术特征被直接公开。 |
| **技术特征L**：其中所述成对的第二上拉晶体管包括成对的PMOS第二上拉晶体管，并且其中每个PMOS第二上拉晶体管的栅极耦合到接地。《未公开》 | 无相关内容。 | 对比文件未公开目标专利中定义的“成对的第二上拉晶体管”，因此其具体类型（PMOS）和连接方式（栅极接地）自然也未被公开。 |
| **技术特征M**：其中所述延迟电路包括串联反相器链。《隐含公开》 | [2] "In addition, the control signal output circuit part may include an even number of inverter circuits coupled in series so that the control signal φ1 is produced by setting the delay time based on the number of inverter circuits." 译：此外，控制信号输出电路部分可以包括串联连接的偶数个反相器电路，以便通过基于反相器电路的数量设定延迟时间来产生控制信号φ1。 | 对比文件在实施例中具体公开的延迟电路由电阻R1和电容C组成。然而，在说明书的其它部分（例如，在描述可能的变型时）明确指出，控制信号输出电路部分“可以包括串联连接的偶数个反相器电路”来产生延迟的控制信号φ1。这教导了本领域技术人员，可以使用由串联反相器链构成的延迟电路来实现相同的延迟功能。因此，尽管图4实施例未采用，但该技术方案已被对比文件说明书充分公开和教导，本领域技术人员能够毫无疑义地得知该替代方案。故该特征被对比文件隐含公开。 |
| **技术特征N**：其中所述串联反相器链包括偶数数目的反相器。《直接公开》 | [2] "an even number of inverter circuits coupled in series" 译：串联连接的偶数个反相器电路 | 对比文件说明书在描述延迟电路的替代方案时，明确提到了“偶数个反相器电路”。因此，该技术特征被直接公开。 |
| **技术特征O**：进一步包括：与晶体管的所述差分对相对应的成对的交叉耦合晶体管，其中每个交叉耦合晶体管耦合在所述电源节点与对应的差分对晶体管的所述输出端子之间。《未公开》 | 无相关内容。 | 对比文件中的电流镜负载由PMOS晶体管T4和T5构成，它们的栅极共同连接到节点B。这不是交叉耦合结构（交叉耦合是指一个晶体管的栅极连接到另一个晶体管的漏极）。目标专利中交叉耦合晶体管P1和P2的作用是加强差分输出电压，而对比文件中T4和T5构成的是电流镜负载，其工作原理和作用（提供有源负载，建立电流镜像）与交叉耦合的正反馈放大器不同。因此，该技术特征未被对比文件公开。 |
| **技术特征P**：其中每个交叉耦合晶体管的栅极耦合到所述差分对晶体管的与所述交叉耦合晶体管中的剩余一个晶体管相对应的输出端子。《未公开》 | 无相关内容。 | 由于技术特征O（交叉耦合晶体管）未被公开，其具体的交叉耦合连接关系（特征P）自然也未被公开。 |
| **技术特征Q**：其中所述延迟电路被配置为将所述读出使能信号延迟一个延迟，所述一个延迟等于所述读出使能信号在其期间被确立的确立时段的分数。《未公开》 | 无相关内容。 | 对比文件说明书描述了延迟时间t被预设为“节点B的电位从电源电压Vcc下降到比Vcc低一个阈值电压Vth所需的时间”（[2] "the time it takes for the potential at the node B to fall from the power source voltage Vcc to a voltage which is a threshold voltage Vth of the PMOS transistor T5 lower than the power source voltage Vcc"）。这是一个由电路常数（RC或门延迟）决定的固定延迟，并非定义为“读出使能信号确立时段的分数”。目标专利强调延迟是确立时段的一个分数，而对比文件未公开这样的延迟定义或关系。 |
| **技术特征R**：其中所述差分对晶体管中的第一晶体管的栅极耦合到位线，并且其中所述差分对晶体管中的剩余第二晶体管的栅极耦合到互补位线。《隐含公开》 | [2] "The electric signals thus transferred to the data bus lines DB and DB are then passed through a limiter circuit 23... and thus voltage change is detected by the current mirror amplifier 22." 译：如此传送到数据总线DB和DB的电信号然后通过限幅电路23...并且因此电压变化由电流镜放大器22检测。 (结合图9上下文，数据总线DB和DB连接到图4/6所示的电流镜放大器电路的输入VIN和VIN) | 对比文件虽然未明确使用“位线(BL)”和“互补位线”的表述，但其公开的电流镜放大器电路（图4/6）应用于半导体存储器（图8/9）中，用于放大从存储单元读出、经位线(BL/BL)、输入/输出门(12a,12b)传递到互补数据总线(DB/DB)的信号。输入信号VIN和VIN即对应从位线（经数据总线）传来的互补信号。本领域技术人员结合对比文件全文，特别是图9及其描述，能够直接且毫无疑义地确定，在存储器读取应用场景下，差分对晶体管T1和T2的栅极所接收的互补输入信号VIN和VIN即源自位线和互补位线。因此，该特征被对比文件隐含公开。 |
| **技术特征S**：其中所述位线和所述互补位线两者是SRAM位线。《未公开》 | 无相关内容。 | 对比文件背景技术和具体实施例中描述的存储器（图8/9）是包含存储单元电容的DRAM型存储器（“memory cell capacitor”），其位线是DRAM位线。目标专利明确限定为“SRAM位线”。SRAM和DRAM的存储单元结构和工作原理不同，其位线特性和读取操作也存在差异。对比文件未提及SRAM，也未公开其位线是SRAM位线。因此，该技术特征未被对比文件公开。 |
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