**对比文件名称：** JP2000268578A Semiconductor integrated circuit device
**目标专利名称：** CN107533855B 具有脉冲控制的读出放大器
**本次调用的模型名称：** GPT-4o
作为资深专利代理师，我将严格按照目标专利权利要求的技术特征划分进行比对分析。以下是根据对比文件JP2000268578A说明书内容（具体实施方式部分）进行的特征比对。
### 特征比对表格
| 技术特征描述及公开性判断 | 对比文件原文引用 | 公开性论述 |
| **A: 包括：晶体管的差分对，被配置为响应于位线对之间的电压差来引导电流，其中每个差分对晶体管包括输出端子《直接公开》** | 【0007】“差動アンプ３は４つのＰＭＯＳトランジスタＰ１〜Ｐ４と３つのＮＭＯＳトランジスタＮ１〜Ｎ３、そして２つのインバータＭ１、Ｍ２とから構成され、… ロウアドレスイネーブル信号ＲＡＥに応じてカレントミラー型アンプ２の出力ノードｎ２、ｎ２Ｂに現れるデータを増幅する。”<br>【0012】“差動アンプ１３は、４つのＰＭＯＳトランジスタＰ１〜Ｐ４と４つのＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ４、Ｎ５、そして２つのインバータＭ１、Ｍ２とから構成されている。 … ロウアドレスイネーブル信号ＲＡＥに応じてカレントミラー型アンプ２の出力ノードｎ２、ｎ２Ｂに現れるデータを増幅する。”<br>（翻译：差动放大器3由4个PMOS晶体管P1-P4和3个NMOS晶体管N1-N3以及2个反相器M1、M2构成，…根据行地址使能信号RAE放大电流镜型放大器2的输出节点n2、n2B上出现的数据。<br>差动放大器13由4个PMOS晶体管P1-P4和4个NMOS晶体管N1、N2、N4、N5以及2个反相器M1、M2构成。 …根据行地址使能信号RAE放大电流镜型放大器2的输出节点n2、n2B上出现的数据。） | 对比文件公开了差动放大器（13），其包含NMOS晶体管N1和N2构成的差分对（参见图3）。该差分对响应于其栅极输入节点n2和n2B（对应于来自前级电路的差分数据信号，其作用等同于目标专利中的位线对）之间的电压差，来引导流经其的电流（电流路径为EVCC->P1/P2->N1/N2->N4/N5->VSS）。每个差分对晶体管N1、N2的漏极（即节点n4、n6）即为输出端子。该特征在对比文件中被明确、直接地公开，作用也是用于差分放大。 |
| **B: 延迟电路，被配置为延迟读出使能信号以提供延迟的读出使能信号《直接公开》** | 【0008】“ロウアドレスイネーブル信号ＲＡＥは、２段のインバータＭ３、Ｍ４を用いてリードアンプアクティブ信号ＲＡＣを遅延させた信号である。”<br>（翻译：行地址使能信号RAE是使用两级反相器M3、M4将读出放大器激活信号RAC延迟后得到的信号。） | 对比文件明确公开了由两个反相器M3、M4构成的延迟电路（对应目标专利的延迟电路205），其功能是将“读出放大器激活信号RAC”（对应目标专利的“读出使能信号SE”）延迟，以产生“行地址使能信号RAE”（对应目标专利的“延迟的读出使能信号SE_D”）。两者作用完全相同：提供一个相对于初始使能信号延迟的控制信号。因此被直接公开。 |
| **C: 与晶体管的所述差分对相对应的成对的第一上拉晶体管《隐含公开》** | 【0012】“差動アンプ１３は、４つのＰＭＯＳトランジスタＰ１〜Ｐ４…から構成されている。”<br>（翻译：差动放大器13由4个PMOS晶体管P1-P4…构成。）<br>（结合图3，P1和P2分别连接在电源EVCC与差分对晶体管N1、N2的漏极（输出节点n4、n6）之间。） | 目标专利的“第一上拉晶体管”特指受延迟信号控制关断的上拉管。对比文件的差动放大器13中包含PMOS晶体管P1和P2，它们成对设置，分别连接在电源与差分对N1、N2的输出端子之间。虽然P1、P2在对比文件中的主要角色是交叉耦合的负载/放大管，但其物理连接和上拉功能与“第一上拉晶体管”的部分特征（成对、上拉）重合。本领域技术人员可以理解，任何连接在电源与差分输出节点之间的PMOS晶体管，在导通时都起到上拉作用。因此，P1和P2可以视为公开了“成对的上拉晶体管”这一结构特征，尽管其控制方式（交叉耦合）与目标专利不同。这构成了隐含公开。 |
| **D: ，每个第一上拉晶体管耦合在对应的差分对晶体管的所述输出端子与电源节点之间，《直接公开》** | 【0012】结合图3可知，PMOS晶体管P1的源极接电源EVCC，漏极接N1的漏极（输出节点n4）；P2的源极接电源EVCC，漏极接N2的漏极（输出节点n6）。 | 如特征C论述及图3所示，对比文件中的PMOS晶体管P1和P2，其每个都明确耦合在电源节点（EVCC）与对应差分对晶体管（N1或N2）的输出端子（n4或n6）之间。这一连接关系被对比文件电路图直接、毫无疑义地公开。 |
| **E: 其中每个第一上拉晶体管被配置为响应于所述延迟的读出使能信号的确立而关断《未公开》** | 无对应内容。 | 目标专利的关键点在于第一上拉晶体管（P3‘， P4’）由**延迟的读出使能信号（SE_D）** 直接控制其关断。在对比文件中，PMOS晶体管P1和P2的栅极分别交叉耦合到对侧差分输出（n6和n4），其导通或关断状态由放大器内部的差分输出电压决定，**并非由外部独立的延迟控制信号（如RAE）直接控制关断**。对比文件中的延迟信号RAE控制的是尾电流源晶体管（N5）的导通，而非上拉晶体管P1、P2。两者控制对象和机制完全不同。因此，该技术特征未被对比文件公开。 |
| **F: 以及与晶体管的所述差分对相对应的成对的第二上拉晶体管，《未公开》** | 无对应内容。 | 目标专利明确区分了“第一上拉晶体管”和“第二上拉晶体管”，且第二上拉晶体管（P3”， P4“）被配置为“总是接通”。在对比文件的差动放大器13中，除了交叉耦合的P1、P2外，并没有设置另一组始终导通、专门用于微弱上拉的第二上拉晶体管对。P3和P4在电路中是作为电流镜负载的一部分（见图3），其功能和控制方式与“总是接通的第二上拉晶体管”不同。因此，该特征未被公开。 |
| **G: 每个第二上拉晶体管耦合在对应的差分对晶体管的所述输出端子与所述电源节点之间，《未公开》** | 无对应内容。 | 由于特征F（第二上拉晶体管）未被公开，其具体的连接关系特征G自然也未被公开。 |
| **H: 其中每个第二上拉晶体管被配置为总是接通，并且其中每个第一上拉晶体管的大小大于每个第二上拉晶体管的大小。《未公开》** | 无对应内容。 | 对比文件既未公开“总是接通”的第二上拉晶体管，也未提及任何关于两组上拉晶体管尺寸相对大小的比较或设计。该特征未被公开。 |
| **I: 进一步包括：电流源晶体管，被配置为响应于所述读出使能信号的确立来生成所述电流。《直接公开》** | 【0012】“差動アンプ１３は、…４つのＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ４、Ｎ５…から構成されている。”<br>【0014】“ロウアドレスイネーブル信号ＲＡＥも“Ｈｉｇｈ”レベルであるためＮＭＯＳトランジスタＮ４、Ｎ５はいずれもオンする。”<br>（翻译：差动放大器13由…4个NMOS晶体管N1, N2, N4, N5…构成。<br>因为行地址使能信号RAE也是“High”电平，所以NMOS晶体管N4、N5都导通。） | 对比文件中的NMOS晶体管N4和N5（在图3中并联）共同构成差动放大器13的尾电流源。它们由延迟后的读出使能信号（即行地址使能信号RAE）控制导通。RAE的确立（变高）导致N4和N5导通，从而为差分对N1、N2提供工作电流（即“生成所述电流”）。这直接公开了响应于（延迟后的）使能信号确立而生成电流的电流源晶体管。 |
| **J: 其中所述电流源晶体管耦合在每个差分对晶体管的第二端子与接地之间。《直接公开》** | 结合图3，NMOS晶体管N4和N5的漏极共同连接到差分对N1和N2的源极（第二端子），N4和N5的源极接地。 | 从图3可以明确看出，电流源晶体管N4和N5（并联）连接在差分对晶体管N1、N2的公共源极（第二端子）与地（VSS）之间。这一连接关系被直接公开。 |
| **K: 其中所述成对的第一上拉晶体管包括成对的PMOS第一上拉晶体管。《隐含公开》** | 【0012】“差動アンプ１３は、４つのＰＭＯＳトランジスタＰ１〜Ｐ４…から構成されている。”<br>（翻译：差动放大器13由4个PMOS晶体管P1-P4…构成。） | 如特征C所述，对比文件中连接在电源与差分输出之间的上拉晶体管P1和P2是PMOS晶体管。虽然其控制方式与目标专利不同，但晶体管类型（PMOS）相同。本领域技术人员从对比文件公开的电路可以毫无疑义地确定，实现此类上拉功能通常使用PMOS晶体管。因此，该特征被隐含公开。 |
| **L: 其中所述成对的第二上拉晶体管包括成对的PMOS第二上拉晶体管，并且其中每个PMOS第二上拉晶体管的栅极耦合到接地。《未公开》** | 无对应内容。 | 对比文件未公开“第二上拉晶体管”，因此其晶体管类型（PMOS）及栅极接地（“总是接通”的典型实现方式）的特征自然也未被公开。 |
| **M: 其中所述延迟电路包括串联反相器链。《直接公开》** | 【0008】“ロウアドレスイネーブル信号ＲＡＥは、２段のインバータＭ３、Ｍ４を用いてリードアンプアクティブ信号ＲＡＣを遅延させた信号である。”<br>（翻译：行地址使能信号RAE是使用两级反相器M3、M4将读出放大器激活信号RAC延迟后得到的信号。） | 对比文件明确记载了使用“2段のインバータ”（两级反相器）M3、M4来实现延迟功能。这直接公开了由串联反相器构成的延迟链。 |
| **N: 其中所述串联反相器链包括偶数数目的反相器。《直接公开》** | 【0008】同上，明确为“２段のインバータ”（两级反相器）。 | 对比文件明确公开了延迟电路由两个（偶数个）反相器串联构成。该数量特征被直接公开。 |
| **O: 进一步包括：与晶体管的所述差分对相对应的成对的交叉耦合晶体管，其中每个交叉耦合晶体管耦合在所述电源节点与对应的差分对晶体管的所述输出端子之间。《直接公开》** | 【0012】“差動アンプ１３は、４つのＰＭＯＳトランジスタＰ１〜Ｐ４…から構成されている。”结合图3，P1和P2交叉耦合：P1的栅极接n6（N2漏极），P2的栅极接n4（N1漏极）。 | 对比文件中的PMOS晶体管P1和P2正是交叉耦合的晶体管对。如图3所示，每个晶体管（P1， P2）都耦合在电源节点（EVCC）与对应的差分对晶体管（N1， N2）的输出端子（n4， n6）之间。该特征被直接公开。 |
| **P: 其中每个交叉耦合晶体管的栅极耦合到所述差分对晶体管的与所述交叉耦合晶体管中的剩余一个晶体管相对应的输出端子。《直接公开》** | 结合图3，P1（交叉耦合晶体管之一）的栅极连接到n6，即差分对中“剩余一个”晶体管N2的输出端子；P2（另一个交叉耦合晶体管）的栅极连接到n4，即差分对中“剩余一个”晶体管N1的输出端子。 | 该特征精确描述了对比文件图3中P1和P2的交叉耦合连接方式：P1的栅极接N2的漏极（输出），P2的栅极接N1的漏极（输出）。这被直接公开。 |
| **Q: 其中所述延迟电路被配置为将所述读出使能信号延迟一个延迟，所述一个延迟等于所述读出使能信号在其期间被确立的确立时段的分数。《隐含公开》** | 【0008】“ロウアドレスイネーブル信号ＲＡＥは、２段のインバータＭ３、Ｍ４を用いてリードアンプアクティブ信号ＲＡＣを遅延させた信号である。” | 对比文件公开了用反相器链（M3， M4）产生延迟信号RAE。本领域技术人员公知，反相器链引入的延迟时间是门延迟的整数倍。在电路设计中，为了使控制时序匹配，该延迟时间通常被设计为与相关信号（如RAC脉冲）的脉宽（即“确立时段”）成一定比例关系，例如其一小部分（分数），以确保在正确的时刻关断某些电路（如对比文件中的尾电流源部分N4）。虽然对比文件未明确文字记载“分数”，但根据其电路功能和时序控制的目的（参见【0014】-【0015】在数据确定后关闭N4以节省功耗），本领域技术人员能够合理推断出，延迟时间被设定为与RAC有效时段相关的一个值，很可能是一个分数。因此，该特征被隐含公开。 |
| **R: 其中所述差分对晶体管中的第一晶体管的栅极耦合到位线，并且其中所述差分对晶体管中的剩余第二晶体管的栅极耦合到互补位线。《隐含公开》** | 【0007】【0012】差动放大器根据前级“カレントミラー型アンプ２”的输出节点n2， n2B上的数据进行放大。 | 目标专利中的“位线”和“互补位线”是SRAM单元输出的差分信号线。对比文件中，差动放大器（13）的输入信号来自前级电路（电流镜放大器2）的差分输出节点n2和n2B。在存储器电路中，前级放大器的差分输出节点在功能上等效于或直接连接到位线/互补位线（或其感应信号）。本领域技术人员阅读对比文件全文（特别是【0001】-【0002】关于内存数据读出的上下文）可以毫无困难地理解，节点n2和n2B承载的就是从存储单元读取并经初步放大后的差分数据信号，其作用与目标专利中的位线对相同。因此，该特征被隐含公开。 |
| **S: 其中所述位线和所述互补位线两者是SRAM位线。《隐含公开》** | 【0001】“本発明は、半導体集積回路装置に係わり、特に…半導体メモリ回路装置における…”<br>【0006】“図１に示す半導体メモリ回路は、…メモリセルからデータバス１上に読み出されたデータ…”<br>（翻译：本发明涉及半导体集成电路装置，特别是…半导体存储电路装置中的…<br>图1所示的半导体存储电路，…从存储单元读出到数据总线1上的数据…） | 对比文件全文描述了一种“半导体存储电路装置”，其包含存储单元（メモリセル）、读出放大器（カレントミラー型アンプ2）和差动放大器（3，13，23）。虽然未明确写明“SRAM”，但本领域技术人员根据其电路结构（如差动放大器、电流镜放大器）和应用于高速内存读出的上下文，能够合理推断出该存储电路可以是SRAM或包含类似SRAM的差分读出架构。因此，其数据总线/信号线（如n2， n2B）对应的是SRAM或类似存储器的位线。该特征被隐含公开。 |
### 公开性判断总结与代码输出
根据以上比对分析：
- **直接公开**的技术特征有：A, B, D, I, J, M, N, O, P。
- **隐含公开**的技术特征有：C, K, Q, R, S。
- **未被公开**的技术特征有：E, F, G, H, L。
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