本次调用的模型名称：DeepSeek-R1
对比文件名称：2013-01-09_发明公开_CN102867542A 半导体装置
目标专利名称：具有脉冲控制的读出放大器CN107533855B
## 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：晶体管的差分对，被配置为响应于位线对之间的电压差来引导电流，其中每个差分对晶体管包括输出端子。 《直接公开》 | 说明书第[0030]段：“感测放大器308包括四个PMOS晶体管P12、P13、P14、P15以及三个NMOS晶体管N3、N4、N5。NMOS晶体管N5的闸极耦接至感测使能信号VSAEI，其源极耦接至第二电压端GND。NMOS晶体管N4耦接于第三反节点NSSDB以及NMOS晶体管N5的漏极之间，**其闸极耦接至第二节点NGDLS**。NMOS晶体管N3耦接于第三节点NSSD以及NMOS晶体管N5的漏极之间，**其闸极耦接至第二反节点NGDLSB**。” 第[0031]段：“当感测使能信号VSAEI被使能时，PMOS晶体管P13、P15被关闭，NMOS晶体管N5被启动以将NMOS晶体管N3、N4的源极电压下拉至逻辑低电压。**当第二节点NGDLS的第二电压是逻辑高电压，NMOS晶体管N4被启动以降低第三反节点NSSDB的第三反电压至逻辑低电压**...**当第二反节点NGDLSB的第二反电压逻辑高电压，NMOS晶体管N3被启动以降低第三节点NSSD的第三电压至逻辑低电压**...” | 在对比文件的感测放大器308中，NMOS晶体管N3和N4构成一个差分对。它们的栅极分别接收来自前置放大器放大的第二电压（NGDLS）和第二反电压（NGDLSB），这对应于目标专利中位线对的电压差。当感测使能信号VSAEI使能（相当于目标专利的读出使能信号SE）时，电流源晶体管N5导通，电流流经N3和N4。根据NGDLS和NGDLSB之间的电压差，电流主要被引导通过N3或N4中的一个，从而在它们的漏极（即第三节点NSSD和第三反节点NSSDB）产生电压差。N3和N4的漏极即为输出端子。因此，对比文件公开了由N3和N4组成的差分对，其响应于电压差（NGDLS/NGDLSB）来引导电流，并具有输出端子（NSSD、NSSDB）。作用相同，均是用于在感测/读出阶段放大电压差。 |
| **技术特征B**：延迟电路，被配置为延迟读出使能信号以提供延迟的读出使能信号。 《未公开》 | 说明书第[0024]段：“内存输出电路300有两个控制信号VSAI及VSAEB。反相器IV4反转控制信号VSAI以产生NAND闸极ND0的第一输入信号。**反相器IV5与IV6能够延迟控制信号VSAEB以产生NAND闸极ND0的第二输入信号**。” | 对比文件公开了包含反相器IV5和IV6的延迟电路，用于延迟控制信号VSAEB，以产生NAND门ND0的输入信号。然而，对比文件中被延迟的信号VSAEB是控制信号，其功能是参与生成预充电信号VPCB（参见第[0024]段），用于在数据读取前对内部节点进行预充电。而目标专利中，延迟电路是直接对“读出使能信号（SE）”进行延迟，产生“延迟的读出使能信号（SE_D）”，其唯一作用是控制第一上拉晶体管的关断时机。两者延迟的对象信号（VSAEB vs SE）在电路中的功能和作用完全不同。对比文件并未公开一个专门用于延迟“读出使能信号”以产生其延迟版本的电路。 |
| **技术特征C**：与晶体管的所述差分对相对应的成对的第一上拉晶体管。 《未公开》 | 说明书第[0030]段：“感测放大器308包括四个PMOS晶体管P12、P13、P14、P15以及三个NMOS晶体管N3、N4、N5。...PMOS晶体管P12耦接于第一电压端VDD以及第三反节点NSSDB之间，其闸极耦接至第三节点NSSD。PMOS晶体管P14耦接于第一电压端VDD以及第三节点NSSD之间，其闸极耦接至第三反节点NSSDB。” | 对比文件感测放大器308中的PMOS晶体管P12和P14，其源极接电源VDD，漏极分别接差分对输出节点NSSDB和NSSD，在位置上与目标专利中“耦合在对应的差分对晶体管的输出端子与电源节点之间”的上拉晶体管有相似之处。然而，P12和P14的栅极交叉耦合到另一个输出节点，构成一个锁存器（交叉耦合对）的一部分，其核心功能是在感测阶段进行正反馈以放大和锁存电压差。这与目标专利中“第一上拉晶体管”的功能有本质区别：目标专利的第一上拉晶体管（P3‘， P4’）是受独立延迟信号控制的、专门用于在读出初始阶段上拉输出节点以防止毛刺，并在固定延迟后关断的“辅助上拉”器件。对比文件的P12和P14是感放大器的核心放大/锁存元件，其导通/关断状态由输出节点电压动态决定，并非受独立延迟信号控制的“第一上拉晶体管”。因此，对比文件未公开“成对的第一上拉晶体管”这一具有特定结构和控制逻辑的技术特征。 |
| **技术特征D**：每个第一上拉晶体管耦合在对应的差分对晶体管的所述输出端子与电源节点之间。 《未公开》 | 同上，参见对特征C的引用。 | 如特征C论述所述，虽然P12和P14连接在电源和输出节点之间，但它们并非目标专利所定义的“第一上拉晶体管”。因此，该连接关系本身不能等同于公开了特征D。特征D是依附于特征C（第一上拉晶体管）的具体连接关系，既然特征C未被公开，特征D也未被公开。 |
| **技术特征E**：其中每个第一上拉晶体管被配置为响应于所述延迟的读出使能信号的确立而关断。 《未公开》 | 说明书第[0030]-[0031]段：“PMOS晶体管P13耦接于第一电压端VDD以及第三节点NSSD之间，其闸极耦接至感测使能信号VSAEI。PMOS晶体管P15耦接于第一电压端VDD以及第三反节点NSSDB之间，其闸极耦接至感测使能信号VSAEI。...当感测使能信号VSAEI被停用时，PMOS晶体管P13、P15被启动以将第三节点NSSD及第三反节点NSSDB的电压充电至逻辑高电压。当感测使能信号VSAEI被使能时，PMOS晶体管P13、P15被关闭...” | 对比文件中的PMOS晶体管P13和P15，其栅极直接由感测使能信号VSAEI控制，在VSAEI无效（低电平）时导通进行预充电，在VSAEI有效（高电平）时关断。这类似于一个受使能信号控制的上拉开关。然而，关键区别在于：1) 目标专利中控制第一上拉晶体管关断的信号是“**延迟的**读出使能信号”，而对比文件中控制P13/P15关断的信号是“感测使能信号VSAEI”本身，并非其延迟版本。2) 目标专利中延迟信号的确立用于在读出使能信号有效一段时间后，**专门关断**第一上拉晶体管，以解决速度与毛刺的矛盾。对比文件中VSAEI的确立是**开启感测操作**的核心事件，P13/P15的关断是感测开始的**伴随动作**，其目的并非为了解决目标专利所针对的特定定时毛刺问题。因此，对比文件未公开“响应于延迟的读出使能信号的确立而关断”这一特定控制逻辑。 |
| **技术特征F**：以及与晶体管的所述差分对相对应的成对的第二上拉晶体管。 《未公开》 | 说明书第[0027]段：“前置放大器304的半锁存电路包括两个PMOS晶体管P0与P1。PMOS晶体管P0耦接于第一电压端VDD与第二节点NGDLS之间，其闸极耦接至第二反节点NGDLSB。PMOS晶体管P1耦接于第一电压端VDD与第二反节点NGDLSB之间，其闸极耦接至第二节点NGDLS。” | 对比文件前置放大器304中的PMOS晶体管P0和P1，其源极接电源VDD，漏极分别接内部放大节点NGDLS和NGDLSB。然而，它们的栅极交叉耦合到另一个节点，构成半锁存电路（交叉耦合负载），其功能是在前置放大阶段提供正反馈以加速和锁定电压差。这与目标专利中“总是接通”的“第二上拉晶体管”功能不同。目标专利的第二上拉晶体管（P3”， P4“）栅极接地（对于PMOS即为常通），作用是提供一个弱上拉，辅助维持节点电位。对比文件的P0和P1的导通状态由节点电压动态决定，并非“总是接通”的弱上拉器件。因此，对比文件未公开“成对的第二上拉晶体管”这一具有特定功能（总是接通）的技术特征。 |
| **技术特征G**：每个第二上拉晶体管耦合在对应的差分对晶体管的所述输出端子与所述电源节点之间。 《未公开》 | 同上，参见对特征F的引用。 | 如特征F论述所述，P0和P1连接在电源和内部节点（NGDLS， NGDLSB）之间，但这些节点是前置放大器的输出节点，并非特征A中定义的差分对晶体管（N3, N4）的输出端子（NSSD, NSSDB）。此外，P0和P1本身也不是目标专利定义的“第二上拉晶体管”。因此，该连接关系不能等同于公开了特征G。 |
| **技术特征H**：其中每个第二上拉晶体管被配置为总是接通，并且其中每个第一上拉晶体管的大小大于每个第二上拉晶体管的大小。 《未公开》 | 无相关记载。 | 对比文件既未公开如目标专利所定义的“第一上拉晶体管”和“第二上拉晶体管”，也未记载任何上拉晶体管被配置为“总是接通”。更未提及任何关于第一上拉晶体管与第二上拉晶体管之间尺寸大小关系的教导。该特征完全未被公开。 |
| **技术特征I**：进一步包括：电流源晶体管，被配置为响应于所述读出使能信号的确立来生成所述电流。 《直接公开》 | 说明书第[0030]段：“感测放大器308包括...三个NMOS晶体管N3、N4、N5。**NMOS晶体管N5的闸极耦接至感测使能信号VSAEI，其源极耦接至第二电压端GND**。” 第[0031]段：“当感测使能信号VSAEI被使能时，...**NMOS晶体管N5被启动以将NMOS晶体管N3、N4的源极电压下拉至逻辑低电压**。” | 对比文件中的NMOS晶体管N5，其栅极接收感测使能信号VSAEI，源极接地。当VSAEI被使能（确立为高电平）时，N5导通，为差分对N3和N4提供到地的电流路径，即生成流经差分对的电流。VSAEI在对比文件中的作用是启动感测操作，相当于目标专利中的“读出使能信号SE”。因此，N5被配置为响应于VSAEI的确立来生成电流，其作用与目标专利的电流源晶体管M3相同。 |
| **技术特征J**：其中所述电流源晶体管耦合在每个差分对晶体管的第二端子与接地之间。 《直接公开》 | 说明书第[0030]段：“NMOS晶体管N4耦接于第三反节点NSSDB以及**NMOS晶体管N5的漏极**之间...NMOS晶体管N3耦接于第三节点NSSD以及**NMOS晶体管N5的漏极**之间...NMOS晶体管N5的闸极耦接至感测使能信号VSAEI，**其源极耦接至第二电压端GND**。” | 在对比文件中，差分对晶体管N3和N4的源极（即第二端子）共同连接到NMOS晶体管N5的漏极，而N5的源极接地。因此，电流源晶体管N5耦合在差分对晶体管N3和N4的公共源极节点（第二端子）与接地（GND）之间。这公开了目标专利中电流源晶体管（M3）耦合在每个差分对晶体管（M1, M2）的第二端子（源极）与接地之间的连接关系。 |
| **技术特征K**：其中所述成对的第一上拉晶体管包括成对的PMOS第一上拉晶体管。 《隐含公开》 | 说明书第[0030]段：“感测放大器308包括四个**PMOS**晶体管P12、P13、P14、P15...” | 目标专利权利要求中限定第一上拉晶体管为PMOS晶体管。对比文件的感测放大器308中包含了PMOS晶体管（如P12, P14, P13, P15）。虽然如之前分析，对比文件未公开目标专利所定义的“第一上拉晶体管”，但本领域技术人员知晓，在CMOS工艺中，将上拉晶体管实现为PMOS晶体管是一种常规且普遍的技术选择，因为PMOS晶体管适合作为连接至电源的上拉器件。虽然对比文件未明确教导“第一上拉晶体管是PMOS”，但基于其电路图中大量使用PMOS作为上拉或负载管的事实（例如P12、P14、P13、P15、P0、P1等），可以合理推断，若需要实现一个受控的上拉功能，采用PMOS晶体管是本领域技术人员容易想到的常规手段。因此，该特征可以被认为是隐含公开。 |
| **技术特征L**：其中所述成对的第二上拉晶体管包括成对的PMOS第二上拉晶体管，并且其中每个PMOS第二上拉晶体管的栅极耦合到接地。 《未公开》 | 说明书第[0027]段：“PMOS晶体管P0耦接于第一电压端VDD与第二节点NGDLS之间，**其闸极耦接至第二反节点NGDLSB**。PMOS晶体管P1耦接于第一电压端VDD与第二反节点NGDLSB之间，**其闸极耦接至第二节点NGDLS**。” | 对比文件中的PMOS晶体管P0和P1（可能被类比为上拉晶体管）的栅极是交叉耦合到另一个节点（NGDLSB或NGDLS），而不是耦合到接地。对于PMOS晶体管，栅极接地意味着使其常通。对比文件没有公开任何PMOS上拉晶体管的栅极被耦合到接地以实现“总是接通”的状态。因此，该特征未被公开。 |
| **技术特征M**：其中所述延迟电路包括串联反相器链。 《直接公开》 | 说明书第[0024]段：“反相器IV5与IV6能够延迟控制信号VSAEB以产生NAND闸极ND0的第二输入信号。” | 对比文件明确记载了“反相器IV5与IV6”用于延迟信号VSAEB。两个反相器IV5和IV6串联连接，构成一个串联反相器链，作为延迟电路。这直接公开了“延迟电路包括串联反相器链”这一技术特征。 |
| **技术特征N**：其中所述串联反相器链包括偶数数目的反相器。 《直接公开》 | 说明书第[0024]段：“反相器IV5与IV6能够延迟控制信号VSAEB...” | 对比文件明确记载用于延迟的电路由“反相器IV5与IV6”组成。两个反相器是偶数数目。这直接公开了“串联反相器链包括偶数数目的反相器”这一技术特征。 |
| **技术特征O**：进一步包括：与晶体管的所述差分对相对应的成对的交叉耦合晶体管，其中每个交叉耦合晶体管耦合在所述电源节点与对应的差分对晶体管的所述输出端子之间。 《直接公开》 | 说明书第[0030]段：“PMOS晶体管P12耦接于第一电压端VDD以及第三反节点NSSDB之间，**其闸极耦接至第三节点NSSD**。PMOS晶体管P14耦接于第一电压端VDD以及第三节点NSSD之间，**其闸极耦接至第三反节点NSSDB**。” | 对比文件中的PMOS晶体管P12和P14，其源极连接电源VDD，漏极分别连接差分对输出节点NSSDB和NSSD，并且它们的栅极交叉耦合：P12的栅极接NSSD（另一个输出节点），P14的栅极接NSSDB（另一个输出节点）。这构成了一对交叉耦合的晶体管，每个耦合在电源节点（VDD）与对应的差分对晶体管（N3/N4）的输出端子（NSSD/NSSDB）之间。其作用与目标专利中的交叉耦合晶体管P1和P2相同，用于在感测阶段提供正反馈，放大输出节点间的电压差。 |
| **技术特征P**：其中每个交叉耦合晶体管的栅极耦合到所述差分对晶体管的与所述交叉耦合晶体管中的剩余一个晶体管相对应的输出端子。 《直接公开》 | 同上，参见对特征O的引用。 | 如上所述，P12的栅极耦合到NSSD（对应差分对晶体管N3的输出端子），而P14的漏极耦合到NSSD；P14的栅极耦合到NSSDB（对应差分对晶体管N4的输出端子），而P12的漏极耦合到NSSDB。这精确公开了“每个交叉耦合晶体管的栅极耦合到所述差分对晶体管的与所述交叉耦合晶体管中的剩余一个晶体管相对应的输出端子”这一具体连接关系。 |
| **技术特征Q**：其中所述延迟电路被配置为将所述读出使能信号延迟一个延迟，所述一个延迟等于所述读出使能信号在其期间被确立的确立时段的分数。 《未公开》 | 无相关记载。 | 对比文件虽然公开了延迟电路（IV5，IV6），但仅说明其“能够延迟控制信号VSAEB”，并未提及该延迟时间与任何信号（如VSAEB或VSAI）的确立时段之间的关系，更没有教导延迟时间是确立时段的“一个分数”。目标专利中该延迟时长的特定选择（等于确立时段的分数）是实现其技术效果（在读出初始阶段保持第一上拉晶体管导通）的关键参数。对比文件完全没有公开或暗示这一特定延迟配置。 |
| **技术特征R**：其中所述差分对晶体管中的第一晶体管的栅极耦合到位线，并且其中所述差分对晶体管中的剩余第二晶体管的栅极耦合到互补位线。 《直接公开》 | 说明书第[0030]段：“NMOS晶体管N4...其闸极耦接至**第二节点NGDLS**。NMOS晶体管N3...其闸极耦接至**第二反节点NGDLSB**。” 结合第[0025]-[0026]段可知，第二节点NGDLS和第二反节点NGDLSB的电压分别来自位线BL和反位线BLB（通过前置放大器304放大后的信号）。 | 对比文件中，差分对晶体管N4的栅极连接至第二节点NGDLS，该节点电压反映位线BL的信号；差分对晶体管N3的栅极连接至第二反节点NGDLSB，该节点电压反映互补位线BLB的信号。因此，N3和N4的栅极分别耦合到了（经过放大后的）位线和互补位线信号。这公开了差分对晶体管栅极分别耦合到位线对的技术特征。 |
| **技术特征S**：其中所述位线和所述互补位线两者是SRAM位线。 《隐含公开》 | 说明书第[0002]段：“内存电路100包括存储单元阵列120及内存输出电路110。存储单元阵列120包括多个存储单元121~12n。存储单元121~12n为只读存储器(read-only memory,ROM)单元...” 第[0018]段：“存储单元可为静态随机存取内存，只读存储器，或其他种类的存储单元。” 图2A及第[0019]-[0021]段描述了SRAM存储单元200的电路及操作。 | 对比文件在背景技术（第[0002]段）中提及的存储单元是ROM单元，但在发明内容及具体实施方式（第[0018]段）中明确指出其内存输出电路可适用于包括SRAM在内的多种存储单元。图2A和相应描述（第[0019]-[0021]段）详细展示并描述了一个SRAM存储单元（200）的电路及其与位线（BL）、反位线（BLB）的连接和操作。因此，本领域技术人员可以毫无疑义地理解，对比文件所公开的内存输出电路（300）接收的位线对（BL, BLB）可以来自SRAM存储单元阵列。尽管在电路300的具体描述中未明确重复“SRAM”，但结合全文上下文，特别是明确提供的SRAM实施例，可以合理推断其所处理的位线对包括SRAM位线。因此，该特征被隐含公开。 |
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