对比文件名称：2013-04-18_发明申请_US20130093020A1 MOSFET AND METHOD FOR MANUFACTURING THE SAME
目标专利名称：缩放布局设计中将虚栅极接地CN105981157B
本次调用的模型名称：深度思考分析
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A：半导体器件有源区中的虚栅极。《直接公开》** | [0009] “a first dummy gate stack overlapping with a boundary between the semiconductor layer and the shallow trench isolation; and a second dummy gate stack on the shallow trench isolation”<br>（第一虚设栅堆叠，其与半导体层和浅沟槽隔离之间的边界重叠；以及第二虚设栅堆叠，其在浅沟槽隔离上）<br>[0041] “Preferably, the gate stack GS0, the first dummy gate stack GS1 and the second dummy gate stack GS2 may have the same structure and be formed simultaneously in one step.”<br>（优选地，MOSFET的栅堆叠GS0、第一虚设栅堆叠GS1和第二虚设栅堆叠GS2可以具有相同的结构并在一个步骤中同时形成。） | 对比文件明确公开了在半导体器件（MOSFET）中设置了“dummy gate stack”（虚设栅堆叠），包括第一虚设栅堆叠GS1和第二虚设栅堆叠GS2（见图9）。其作用是在后续工艺中作为硬掩模，防止背栅与源/漏区之间形成导电通路[0006-0007]。目标专利中的“虚栅极”同样是器件中非功能性的栅极结构，用于控制或接地。本领域技术人员能够毫无疑义地从对比文件得出其具有“虚栅极”（即dummy gate stack）这一技术特征。 |
| **B：毗邻于所述虚栅极的第一有源触点。《隐含公开》** | [0009] “a plurality of conductive vias which are disposed between the gate stack and the first dummy gate stack and electrically connected to the source region and the drain region respectively”<br>（多个导电通孔，其设置在栅堆叠与第一虚设栅堆叠之间，并分别电连接到源极区和漏极区）<br>[0047] “Reactive ion etching is then performed through a photoresist mask to form via holes which extend through the interlay dielectric layers 23 and reach the source/drain regions (not shown) and the back gate 18 respectively. The via holes are then filled with a conductive material... form conductive vias 24 which are electrically connected to the source/drain regions...”<br>（然后通过光阻掩模进行反应离子蚀刻，以形成通孔，这些通孔穿过层间电介质层23并分别到达源/漏区（未示出）和背栅18。然后用导电材料填充通孔...形成电连接到源/漏区的导电通孔24...） | 对比文件公开了源/漏区（source/drain regions），并通过导电通孔（conductive vias 24）与之电连接，这些通孔可被视为与源/漏区对应的“有源触点”。这些源/漏区及其对应的触点位于有源区内。从图9可以看出，连接到源/漏区的导电通孔24设置在有源栅极GS0和第一虚设栅堆叠GS1之间，而第一虚设栅堆叠GS1位于有源区与隔离区的边界上[0041]，因此，该源/漏区及其触点必然位于第一虚设栅堆叠GS1的附近。本领域技术人员基于对比文件公开的布局（栅堆叠GS0、虚设栅堆叠GS1、GS2以及它们之间的导电通孔位置）可以合理推断，必然存在与第一虚设栅堆叠GS1“毗邻”的源/漏区及其电连接结构（即有源触点）。 |
| **C：所述虚栅极和所述第一有源触点上的电介质层，所述电介质层上形成有开口。《直接公开》** | [0047] “An interlayer dielectric layer 23 is then formed on the whole surface of the semiconductor structure. Reactive ion etching is then performed through a photoresist mask to form via holes which extend through the interlay dielectric layers 23 and reach the source/drain regions (not shown) and the back gate 18 respectively.”<br>（然后在半导体结构的整个表面上形成层间电介质层23。然后通过光阻掩模进行反应离子蚀刻，以形成通孔，这些通孔穿过层间电介质层23并分别到达源/漏区（未示出）和背栅18。） | 对比文件明确公开了在半导体结构（包括虚设栅堆叠GS1、GS2和源/漏区）上形成层间电介质层（interlayer dielectric layer 23）。为了形成导电通孔24，在该电介质层23上通过蚀刻形成了开口（via holes）。这些开口分别到达源/漏区（对应于第一有源触点）和背栅18。因此，本领域技术人员能够毫无疑义地得出“虚栅极（虚设栅堆叠）和第一有源触点（源/漏区连接点）上存在电介质层，且电介质层上形成有开口”的技术方案。 |
| **D：沉积于所述开口的侧壁上的第一隔离层。《未公开》** | 未发现相关描述。 | 对比文件描述了在电介质层23中蚀刻形成通孔（via holes）并直接填充导电材料以形成导电通孔24[0047]。在整个说明书中，并未提及在形成这些通孔开口的侧壁上沉积任何隔离层。目标专利中的“第一隔离层”用于将堆叠式触点与虚栅极电隔离，而对比文件中的导电通孔24直接与目标接触区域（源/漏区或背栅）连接，没有设置此类侧壁隔离层的需求或描述。因此，该技术特征未被对比文件公开。 |
| **E：形成于所述开口中的第一堆叠式触点，所述第一堆叠式触点被电耦合至所述第一有源触点。《隐含公开》** | [0047] “The via holes are then filled with a conductive material. The portion of the conductive material outside of the via holes is removed by CMP so that the remaining portions of the conductive material in the via holes form conductive vias 24 which are electrically connected to the source/drain regions...”<br>（然后用导电材料填充通孔。通过CMP去除通孔外部的导电材料部分，使得通孔中剩余的导电材料部分形成电连接到源/漏区的导电通孔24...） | 对比文件公开了在电介质层23的开口（via holes）中填充导电材料，形成导电通孔24，这些通孔电连接到源/漏区（即“第一有源触点”）。目标专利中的“第一堆叠式触点”是电耦合至第一有源触点的导电结构。虽然对比文件未明确使用“堆叠式触点”这一术语，但其公开的“导电通孔24”形成于电介质层开口中并与下方有源区（源/漏）电连接，在结构和功能上与目标专利的“堆叠式触点”相对应。本领域技术人员可以从对比文件公开的“在开口中形成电连接到有源区的导电结构”这一方案，合理推断出“形成于所述开口中的第一堆叠式触点，其被电耦合至所述第一有源触点”的技术特征。 |
| **F：沉积于所述第一堆叠式触点的表面上与所述第一有源触点相对的盖层，侧壁上的所述第一隔离层将所述第一堆叠式触点与所述虚栅极电隔离。《未公开》** | 未发现相关描述。 | 对比文件未公开在导电通孔（对应于第一堆叠式触点）的表面上沉积盖层（capping layer）。此外，如特征D所述，也未公开在开口侧壁上的“第一隔离层”。目标专利中“盖层”和“隔离层”的组合作用是实现第一堆叠式触点与虚栅极之间的电隔离。对比文件的导电通孔24直接连接到目标区域，没有提及或需要此类隔离结构。因此，该技术特征未被对比文件公开。 |
| **G：以及穿过所述电介质层的第一通孔，所述第一通孔落在所述虚栅极上并通过所述盖层的一部分直接落在所述第一堆叠式触点的所述表面上以将所述第一堆叠式触点和所述第一有源触点电耦合至所述虚栅极以使所述虚栅极接地。《未公开》** | [0009], [0047] 导电通孔24电连接到背栅（back gate 18）和源/漏区（source/drain regions）。 | 对比文件公开了穿过电介质层23的导电通孔24，它们分别电连接到背栅（back gate 18）和源/漏区。然而，目标专利的“第一通孔”具有特定的连接关系：它落在“虚栅极”上，并通过盖层连接到“第一堆叠式触点”表面，从而将第一堆叠式触点和第一有源触点电耦合至虚栅极以实现接地。对比文件中，连接到背栅的通孔所接触的是半导体衬底中的掺杂区域（背栅），而不是“虚栅极”（即对比文件中的dummy gate stack）。并且，对比文件中的通孔直接接触目标区域（背栅或源/漏硅化物），没有“盖层”作为中介。其作用也不是将虚栅极与有源触点耦合以实现接地，而是分别引出背栅和源/漏的电连接。因此，该技术特征未被对比文件公开。 |
| **H：其特征在于，进一步包括：直接耦合在所述虚栅极和所述第一通孔之间的栅极触点，所述栅极触点在侧壁上具有第二隔离层，所述栅极触点被自对齐到所述第一有源触点以及和所述第一堆叠式触点自对齐。《未公开》** | 未发现相关描述。 | 对比文件未公开任何设置在虚设栅堆叠（dummy gate stack）与通孔之间的“栅极触点”。虚设栅堆叠GS1、GS2本身是栅结构，但并未描述在其上额外形成一个与通孔直接耦合的、具有侧壁隔离层的“栅极触点”。也未提及任何关于“自对齐到第一有源触点”或“和第一堆叠式触点自对齐”的工艺或结构。因此，该技术特征未被对比文件公开。 |
| **I：其特征在于，进一步包括：毗邻于所述虚栅极的第二有源触点。《隐含公开》** | [0009] “a plurality of conductive vias which are disposed between the gate stack and the first dummy gate stack and electrically connected to the source region and the drain region respectively”<br>（多个导电通孔，其设置在栅堆叠与第一虚设栅堆叠之间，并分别电连接到源极区和漏极区）<br>[0042] “the source region and the drain region in the semiconductor layer 13 on both sides of the gate stack GS0”<br>（半导体层13中在栅堆叠GS0两侧的源极区和漏极区） | 对比文件公开了源区和漏区，它们通过导电通孔24连接。从图9的布局可知，第一虚设栅堆叠GS1位于有源区边界。在栅堆叠GS0和第一虚设栅堆叠GS1之间设置有连接到源/漏区的通孔。根据半导体器件的一般结构，有源栅极（GS0）两侧通常对称分布源区和漏区。因此，在第一虚设栅堆叠GS1的另一侧（与GS0相对的一侧），很可能也存在另一个有源区/触点（例如，属于另一个晶体管或同一晶体管的不同端）。本领域技术人员基于对比文件公开的器件结构和通孔布局，可以合理推断存在“毗邻于所述虚栅极的第二有源触点”。 |
| **J：以及相邻的堆叠式触点，所述相邻的堆叠式触点电耦合至所述第二有源触点并和所述第二有源触点对齐，且和所述第一通孔自对齐，以将所述相邻的堆叠式触点与所述第一通孔电隔离。《未公开》** | 未发现相关描述。 | 对比文件虽然公开了多个导电通孔24，分别连接到源/漏区和背栅[0009, 0047, 0048]，但并未描述这些通孔之间存在“自对齐”关系以实现彼此间的电隔离。目标专利中“相邻的堆叠式触点”与“第一通孔”自对齐是一种特定的布局和隔离设计。对比文件通孔的形成是通过光刻掩模蚀刻[0047]，未提及利用自对准工艺来定义通孔之间的相对位置以实现隔离。因此，该技术特征未被对比文件公开。 |
| **K：其特征在于，所述第一通孔和所述栅极触点自对齐，并且所述第一堆叠式触点的所述侧壁上的所述第一隔离层被安排成至少部分地与所述第一有源触点交叠，所述第一隔离层的交叠部分将所述第一堆叠式触点的一部分与所述第一通孔的一部分电隔离。《未公开》** | 未发现相关描述。 | 对比文件未公开“栅极触点”（特征H），也未公开“第一隔离层”（特征D），因此更不可能公开这些元素之间“自对齐”的关系，以及隔离层与有源触点交叠以实现特定部分电隔离的复杂结构。该技术特征涉及目标专利中为实现紧凑布局和可靠隔离而设计的特定几何关系，在对比文件中完全没有对应描述。 |
| **L：其特征在于，进一步包括：有源栅极。《直接公开》** | [0009] “a gate stack on the semiconductor layer”<br>（半导体层上的栅堆叠）<br>[0041] “a gate stack GS0 of the MOSFET”<br>（MOSFET的栅堆叠GS0） | 对比文件明确公开了MOSFET的“栅堆叠”（gate stack GS0），即功能性的、用于控制沟道的有源栅极。本领域技术人员能够毫无疑义地得出该技术特征。 |
| **M：毗邻于所述有源栅极的第二有源触点。《直接公开》** | [0009] “a source region and a drain region in the semiconductor layer on both sides of the gate stack”<br>（半导体层中在栅堆叠两侧的源极区和漏极区）<br>[0047] “conductive vias 24 which are electrically connected to the source/drain regions”<br>（电连接到源/漏区的导电通孔24） | 对比文件明确公开了有源栅极（栅堆叠GS0）两侧存在源极区和漏极区。这些源/漏区通过导电通孔24进行电连接，这些通孔即可视为“有源触点”。因此，本领域技术人员能够毫无疑义地得出存在“毗邻于所述有源栅极的第二有源触点”（例如，源极或漏极触点）。 |
| **N：第二堆叠式触点，所述第二堆叠式触点被电耦合至所述第二有源触点且在侧壁上包括将所述第二堆叠式触点与所述有源栅极电隔离的第二隔离层。《未公开》** | [0047] 描述了形成连接到源/漏区的导电通孔24，但未提及该通孔侧壁有隔离层。 | 对比文件公开了电耦合至源/漏区（第二有源触点）的导电通孔24（可视为第二堆叠式触点）。然而，对比文件并未描述该导电通孔24的侧壁上包含任何“隔离层”。该通孔24通过层间电介质23与相邻结构（包括有源栅极GS0）物理隔离，但这种隔离是由填充前的通孔孔壁（即电介质层23自身）提供的，而非额外沉积在孔壁上的“隔离层”。目标专利中明确的“侧壁上包括...第二隔离层”这一技术特征未被公开。 |
| **O：以及电耦合至所述有源栅极且和所述第二堆叠式触点自对齐的第二通孔。《未公开》** | 未发现相关描述。 | 对比文件中的导电通孔24连接至源/漏区和背栅，但并未描述有任何通孔“电耦合至所述有源栅极（GS0）”。此外，也未提及通孔之间存在“自对齐”关系。因此，该技术特征未被对比文件公开。 |
| **P：其特征在于，所述器件被集成到移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统PCS单元、便携式数据单元、和/或位置固定的数据单元中。《未公开》** | 未发现相关描述。 | 对比文件涉及MOSFET器件及其制造方法，属于基础半导体器件领域。其说明书中未提及将该器件集成到任何具体的终端产品（如移动电话、计算机等）中。该技术特征是关于器件的应用领域，未被对比文件公开。 |
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