**对比文件名称**：2014-03-18_发明授权_US08674465B2 MRAM device and integration techniques compatible with logic integration
**目标专利名称**：174用于存储器器件的金属化工艺CN107924994B
**模型名称**：DeepSeek最新版本模型
作为资深专利代理师，我将结合目标专利说明书原文对技术特征进行解释，并严格按照目标专利权利要求中的划分，评估对比文件对各技术特征的公开性。
**特征比对表格**
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A：所述方法包括：形成第一金属化层，所述第一金属化层耦合至器件的逻辑器件** <br>《直接公开》 | 对比文件说明书第[0005]段：“MRAM cells are commonly integrated with various other logic gates and electronic components such as transistors, capacitors, metal wires, etc...” <br>第[0026]段：“The various ‘logic’ elements are M′X−1, V′x, M′x, V′x+1 and M′x+1 are illustrated.” <br>图3及对应说明展示了逻辑金属线M′x-1, M′x, M′x+1等。 | **直接公开**。对比文件明确公开了在集成电路中存在与逻辑器件（如晶体管等逻辑门和电子元件）集成的金属线（metal wires）。这些逻辑金属线（如M′x）即构成耦合至逻辑器件的金属化层。本领域技术人员从对比文件图3及文字描述中，能毫无疑义地得出逻辑器件通过相应的金属线（即金属化层）进行电性连接。这与目标专利中“第一金属化层耦合至逻辑器件”的技术特征作用相同，都是为逻辑器件提供互连。 |
| **B：以及形成专用金属化层，所述专用金属化层耦合至所述器件的磁阻随机存取存储器MRAM模块** <br>《直接公开》 | 对比文件说明书第[0030]段：“First, the metal wire Mx is isolated from the MTJ cell by confining the metal wire Mx to an island adjacent top electrode TE... Second, the size of metal wire Mx is reduced...” <br>第[0032]段：“Metal wire Mx+1 (illustrated with partial thickness) may be coupled to via Vx+1. Metal Mx+1 can then be use as the new bit line...” | **直接公开**。对比文件详细描述了为MRAM单元（MTJ存储元件）形成的专用金属结构。具体地，金属线Mx（减薄并形成金属岛）直接与MTJ的顶电极（TE）相邻并连接；金属线Mx+1通过通孔与Mx连接，作为新的位线。这些金属结构（Mx， Mx+1）专用于连接和操作MRAM单元，构成了耦合至MRAM模块的金属化层。其作用与目标专利中“专用金属化层耦合至MRAM模块”完全相同，都是为MRAM提供电连接（如位线功能）。 |
| **C：其中所述专用金属化层不同于所述第一金属化层，并且其中所述专用金属化层不与所述逻辑器件共享** <br>《直接公开》 | 对比文件说明书第[0026]段：“...logic elements M′x−1, V′x, M′x, V′x+1 and M′x+1...” 以及图3中同时展示了逻辑金属线M′x和MRAM金属线Mx。 <br>第[0030]段：“...confining the metal wire Mx to an island adjacent top electrode TE and surrounded by an optional insulator, Cap3x. This configuration improves etch margin and reduces the short circuit danger.” | **直接公开**。对比文件在同一介电层（如层x）中并列展示了用于逻辑的金属线M′x和用于MRAM的金属线Mx，二者是物理上分离且不同的结构。更重要的是，对比文件明确将MRAM的金属线Mx隔离成一个“岛（island）”，并通过绝缘层（Cap3x）将其与周围隔离，这明确意味着该金属线Mx是专用于MRAM的，并未与逻辑器件（其金属线为M′x）共享同一金属结构或布线。本领域技术人员能毫无疑义地得出，用于MRAM的金属化层（Mx）不同于用于逻辑的金属化层（M′x），且不共享。这与目标专利中“专用金属化层不与逻辑器件共享”的核心思想一致，旨在避免共享金属层带来的设计和寄生问题。 |
| **D：其特征在于，所述第一金属化层是使用后端制程BEOL金属化工艺来形成的，其中所述专用金属化层是使用专用于形成与所述MRAM模块相关联的一个或多个组件的金属化工艺来形成的** <br>《隐含公开》 | 对比文件说明书第[0005]段：“...logic process”. <br>第[0039]段：“This technique is fully compatible with conventional logic formation processes and requires no change to the formation of the logic elements.” <br>第[0030]段描述了为MRAM形成减薄金属岛（Mx）并连接至上层金属（Mx+1）作为新位线的具体方案。 | **隐含公开**。对比文件多次提及“逻辑工艺（logic process）”，本领域技术人员知晓，在半导体制造中，用于形成逻辑器件互连的标准工艺即后端制程（BEOL）金属化工艺。因此，第一金属化层（逻辑金属线）是使用BEOL工艺形成的，这可以从对比文件的上下文中合理推断得出。同时，对比文件详细描述了为解决MRAM集成问题而采用的特定技术方案，包括形成减薄的金属岛Mx以及将其连接至上层厚金属Mx+1作为有效位线。这一系列步骤构成了一个专用于形成MRAM相关组件（如局部连接和位线）的金属化工艺。虽然未明确使用“专用金属化工艺”一词，但其描述的具体、有针对性的制造方法，使本领域技术人员能够合理推断出存在一个专用于MRAM组件的金属化工艺。 |
| **E：其特征在于，所述BEOL金属化工艺指定正整数n个金属化层，并且其中所述器件包括至少n+1个金属化层** <br>《未公开》 | 对比文件未提及BEOL金属化工艺具体指定的金属化层数量（n），也未提及器件因此包含n+1个金属化层。对比文件使用“层x-1, x, x+1”等通用层级描述，并非对BEOL工艺指定层数的引用。 | **未直接公开也未隐含公开**。对比文件完全没有涉及BEOL工艺规范中金属化层的指定数量（n）这一概念，更没有基于此概念推导出器件总金属化层数为n+1的教导或启示。该特征是关于工艺规范与最终器件结构之间数量关系的特定限定，无法从对比文件的内容中推理得出。 |
| **F：其特征在于，形成所述专用金属化层包括执行镶嵌工艺以形成所述一个或多个组件，并且其中所述一个或多个组件包括以下一者或多者：所述MRAM模块的位线或所述MRAM模块的阵列触点** <br>《隐含公开》 | 对比文件说明书第[0032]段：“Metal Mx+1 can then be use as the new bit line...” <br>第[0030]段：“...metal wire Mx is used to facilitate a vertical conduction path...” <br>图5流程图中的块518：“top via top_Vx and metal Mx can then be patterned and deposited”。 | **隐含公开**。首先，对比文件明确公开了MRAM模块的组件包括“位线（bit line）”，即金属Mx+1被用作新的位线。其次，关于“镶嵌工艺”，对比文件描述了“patterning and depositing”金属线的步骤（如图5块518）。在半导体制造领域，特别是对于铜互连，镶嵌工艺（尤其是双镶嵌）是形成金属线和通孔的常规且主要工艺。本领域技术人员阅读对比文件关于形成金属线Mx、通孔top_Vx及Mx+1的描述后，能够合理推断这些结构的形成很可能采用了当时常规的镶嵌工艺。因此，对比文件隐含公开了通过镶嵌工艺形成包括位线在内的MRAM组件。 |
| **G：其特征在于，进一步包括在形成所述专用金属化层之后形成第三金属化层，其中所述第一金属化层与第一节距相关联，所述第一节距小于与所述第三金属化层相关联的第二节距，其中所述专用金属化层被配置成利用所述第一金属化层的所述第一节距来形成与所述MRAM模块相关联的一个或多个组件，并且其中所述一个或多个组件包括基于电阻的存储元件** <br>《隐含公开》 | 对比文件说明书第[0032]段及图3：展示了在层x（包含Mx）之上形成层x+1，包含金属Mx+1。 <br>第[0004]段提及了不同组件缩放比例不一致的问题，暗示了不同层级可能有不同的尺寸/节距。 <br>全文核心围绕MTJ（基于电阻的存储元件）的集成展开。 | **隐含公开**。1）**第三金属化层**：对比文件图3及描述明确显示，在形成MRAM专用金属线Mx（位于层x）之后，在其上方形成了另一金属层（层x+1）及金属线Mx+1，这相当于“第三金属化层”。<br>2）**节距关系**：对比文件在背景技术（[0004]段）中指出半导体技术缩放不均匀，金属线宽度和通孔尺寸缩放较快，而介电层等缩放较慢。这为本领域技术人员提供了启示：在多层互连结构中，不同金属层的设计规则（如节距）可能不同。虽然未明确给出第一与第三金属化层的具体节距数值，但基于此背景和为了集成MRAM（其尺寸缩放慢）的需要，本领域技术人员可以合理推断，下层金属（如逻辑所在的层x）可能采用相对更密集（即节距更小）的设计规则以追求高密度，而上层金属（如层x+1）可能采用相对更宽松（即节距更大）的设计规则以用于全局互连或承载更大电流。因此，可以合理推断出“第一节距小于第二节距”的关系。<br>3）**利用第一节距形成MRAM组件**：对比文件中的MRAM单元（MTJ）及其直接连接的金属Mx形成在层x。本领域技术人员能够理解，该层的制造通常会遵循该层固有的设计规则（即第一节距）。因此，MRAM组件（包括MTJ本身）的尺寸和布局自然受到该层节距的约束和利用。<br>4）**基于电阻的存储元件**：对比文件的核心就是MTJ存储元件，其是基于电阻的存储元件。 |
| **H：其特征在于，所述第一节距是遵循所述器件的后端制程BEOL金属化工艺的特定节距** <br>《未公开》 | 对比文件未提及任何金属化层的节距是“遵循BEOL金属化工艺的特定节距”。 | **未直接公开也未隐含公开**。该特征是对“第一节距”属性的进一步限定，强调其源自BEOL工艺规范。对比文件虽然暗示不同层可能有不同尺寸特征，但完全没有将任何层的节距与“BEOL金属化工艺的特定节距”这一概念关联起来。该信息无法从对比文件中得出。 |
| **I：其特征在于，所述第一金属化层具有第一密度，所述第一密度大于与所述第三金属化层相关联的第二密度** <br>《未公开》 | 对比文件未比较不同金属化层的密度。 | **未直接公开也未隐含公开**。对比文件完全没有提及或暗示不同金属化层之间的密度差异。该特征是目标专利中关于金属化层物理属性的一个具体限定，在对比文件中找不到任何依据。 |
| **J：其特征在于，形成所述第一金属化层和形成所述专用金属化层是通过处理器执行指令来发起的** <br>《未公开》 | 对比文件未提及制造过程是由处理器执行指令来发起或控制的。 | **未直接公开也未隐含公开**。该特征涉及制造过程的控制方式，属于方法执行的发起主体范畴。对比文件仅描述了制造工艺的物理步骤，并未揭示这些步骤是如何被启动或控制的，更没有提及通过处理器执行指令来发起。 |
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