**对比文件名称**：2005-09-21_CN1670861A_发明公开_CN1670861A 半导体存储器设备与定时控制方法
**目标专利名称**：跨不同功率域的字线和位线跟踪CN107438883B
**模型名称**：GPT-4
### **特征比对表格**
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：第一延迟电路，其被配置成将存储器时钟延迟所模拟的行解码时段以产生第一输出信号<br>**判断结果**：未公开 | 说明书第[0028]段：“延迟电路23向伪定时控制电路19提供延迟信号IDB。延迟电路23的延迟时间(延迟)由倒相电路23a的数量设定。” | 对比文件公开了延迟电路23，它基于驱动信号（如字线选择信号或时钟）产生延迟信号IDB。然而，该延迟电路23是由倒相器链构成的固定延迟电路，其作用是模拟一个固定的延迟时间，用于与伪位线路径的延迟进行比较，以补偿工艺波动。其目的并非模拟“行解码时段”。目标专利中的“行解码时段”特指字线发展路径（包括逻辑功率域部分和存储器功率域部分）的延迟。对比文件未提及字线发展路径、行解码或跨功率域的延迟建模。因此，本领域技术人员无法从对比文件毫无疑义地得出一个用于模拟“行解码时段”的第一延迟电路。 |
| **技术特征B**：所述第一延迟电路包括配置成延迟存储器时钟信号以提供经延迟信号的逻辑功率域部分，<br>**判断结果**：未公开 | 未发现相关描述。 | 目标专利中的“逻辑功率域部分”特指由逻辑电源电压（CX）供电的电路部分，用于模拟行解码路径中的逻辑部分延迟。对比文件中的延迟电路23虽然可能由电源电压供电，但全文未区分“逻辑功率域”与“存储器功率域”。延迟电路23是一个简单的倒相器链，其作用仅是提供固定延迟，并未被描述为模拟行解码延迟的逻辑部分。因此，对比文件未公开此特征。 |
| **技术特征C**：所述第一延迟电路进一步包括配置成根据存储器电源电压来对所述经延迟信号进行电平移位以产生所述第一输出信号的第一电平移位器<br>**判断结果**：未公开 | 未发现相关描述。 | 电平移位器是用于在不同电压域（如逻辑CX和存储器MX）之间转换信号电平的关键部件。目标专利明确第一延迟电路包含电平移位器，以将逻辑功率域的信号移位到存储器功率域。对比文件全文未提及电平移位器，其所有电路（包括伪电路和延迟电路）均未描述为工作在不同电源电压下，也未涉及跨功率域的信号电平转换。因此，对比文件未公开此特征。 |
| **技术特征D**：第二延迟电路，其被配置成将所述存储器时钟信号延迟所模拟的列解码时段以产生第二输出信号<br>**判断结果**：隐含公开 <<<d>>> | 说明书第[0025]-[0028]段：“第一路径包括用于存储数据的伪单元和伪位线，伪位线连接到所述伪单元用于访问所述伪单元中存储的数据。...伪位线DBL和XDBL平行于位线BL和XBL在存储器单元阵列11的外部延伸。...包括多级倒相电路23a的延迟电路23连接到伪字线DWL。延迟电路23向伪定时控制电路19提供延迟信号IDB。” | 对比文件公开了两条路径：第一条路径（第一路径）包括伪单元22a和伪位线DBL/XDBL，用于模拟实际位线（BL/XBL）的放电延迟；第二条路径（第二路径）是延迟电路23。目标专利中的“列解码时段”模拟的是位线发展路径的延迟。对比文件的第一路径（伪单元和伪位线）正是为了模拟实际位线（相当于位线发展路径末端）的放电行为。虽然对比文件未明确使用“列解码时段”这一术语，且其应用场景为读操作而非写操作，但其核心思想是利用伪路径（包含伪位线）来模拟真实数据路径（包含位线）的延迟。本领域技术人员可以合理推断，对比文件中的第一路径（伪位线路径）所起的作用（模拟位线相关延迟）与目标专利中模拟“列解码时段”的第二延迟电路的作用是类似的，都是为了建模与位线/数据线相关的时序。因此，该特征被对比文件隐含公开。 |
| **技术特征E**：所述第二延迟电路包括配置成将所述存储器时钟信号电平移位成存储器功率域哑写时钟的第二电平移位器，<br>**判断结果**：未公开 | 未发现相关描述。 | 如特征C所述，电平移位器是目标专利中用于处理跨功率域信号的关键部件。对比文件中没有任何关于将时钟信号进行电平移位以生成“存储器功率域哑写时钟”的描述。其第一路径（伪位线路径）的触发信号是伪字线DWL，而非经过电平移位的时钟。因此，对比文件未公开此特征。 |
| **技术特征F**：所述第二延迟电路进一步包括配置成将所述哑写时钟延迟成所述第二输出信号的存储器功率域部分<br>**判断结果**：未公开 | 说明书第[0025]段：“第一路径包括用于存储数据的伪单元和伪位线，伪位线连接到所述伪单元用于访问所述伪单元中存储的数据。” | 对比文件的第一路径（伪单元和伪位线）整体上可以认为位于存储器阵列区域，但其并未被明确划分为“存储器功率域部分”。更重要的是，目标专利中“存储器功率域部分”的核心在于其由存储器电源电压（MX）供电，用于模拟列解码路径中位于存储器功率域内的延迟。对比文件未区分功率域，也未描述其伪电路或延迟电路由特定的、与逻辑电源不同的存储器电源供电。因此，无法认定对比文件公开了具有特定电源域属性的“存储器功率域部分”。 |
| **技术特征G**：以及逻辑电路，其被配置成响应于所述所模拟的行解码时段和所述所模拟的列解码时段两者的完成而处理所述第一输出信号和所述第二输出信号以断言逻辑输出信号。<br>**判断结果**：直接公开 <<<G>>> | 说明书第[0034]段及图6：“伪定时控制电路19是包括两个倒相电路19a和19b以及NAND电路19c的逻辑电路。...当延迟信号IDB和伪信号XDB中至少一个为高时，伪定时控制电路19(NAND电路19c)生成高自复位信号STCLK。当两个信号都为低时，伪定时控制电路19生成低自复位信号STCLK。” | 对比文件中的伪定时控制电路19（特别是NAND电路19c）接收来自第一路径（伪位线路径，输出伪信号XDB）和第二路径（延迟电路23，输出延迟信号IDB）的信号。其功能是：当两个输入信号（经反相后）均为高（即原信号XDB和IDB均为低）时，输出低电平的自复位信号STCLK。这相当于等待两条路径的信号都完成其变化（变为低）后，才断言（产生低电平的）输出信号。这与目标专利中逻辑电路（如NOR门212）的功能完全一致：等待第一延迟电路（模拟行解码）和第二延迟电路（模拟列解码）的输出信号均达到预定状态（如均为低），然后断言逻辑输出信号（如变高）。两者都是基于两个模拟延迟路径的完成来生成一个控制信号。因此，该技术特征被对比文件直接公开。 |
| **技术特征H**：其特征在于，进一步包括：存储器功率域字线<br>**判断结果**：未公开 | 说明书第[0025]段：“多个字线WL在存储器单元21的行方向延伸。” | 对比文件公开了实际字线WL，用于访问存储器单元21。然而，目标专利强调“存储器功率域字线”，特指由存储器电源电压（MX）供电的字线。对比文件虽然提到了字线WL，但全文未提及“功率域”概念，也未说明字线WL由独立的存储器电源供电。因此，无法认定对比文件公开了具有特定功率域属性的字线。 |
| **技术特征I**：字线发展路径，其被配置成响应于所述存储器时钟信号的边沿而将所述字线断言为所述存储器电源电压，其中字线电压的断言与所述存储器时钟信号的所述边沿之间的延迟等于行解码时段，并且其中所述第一延迟电路被配置成使得所述所模拟的行解码时段等于所述行解码时段。<br>**判断结果**：未公开 | 说明书第[0025]段：“字线驱动器12连接到字线WL，并且根据地址(未示出)有选择地激活字线WL中的一个。” | 对比文件公开了字线驱动器12激活字线WL，但并未描述这是由一个“存储器时钟信号的边沿”触发的，也未描述从时钟边沿到字线断言之间有一个被称为“行解码时段”的延迟。更关键的是，目标专利的第一延迟电路被配置为模拟这个“行解码时段”并使其相等。对比文件的延迟电路23是用于提供固定参考延迟，与字线激活路径（行解码路径）的延迟无关，其目的不是模拟字线发展路径的延迟。因此，该特征未被公开。 |
| **技术特征J**：其特征在于，所述字线发展路径包括具有第一长度的行解码总线，并且其中所述第一延迟电路包括具有等于所述第一长度的第二长度的哑行解码总线。<br>**判断结果**：未公开 | 未发现相关描述。 | 对比文件中完全没有提及“行解码总线”或“哑行解码总线”。目标专利中这些结构用于精确模拟实际字线发展路径中的布线延迟。对比文件的延迟建模不涉及此类物理长度匹配的布线结构。 |
| **技术特征K**：其特征在于，所述哑行解码总线包括折叠的哑行解码总线。<br>**判断结果**：未公开 | 未发现相关描述。 | 对比文件未提及哑行解码总线，更不用说其折叠结构。 |
| **技术特征L**：其特征在于，进一步包括：哑字线，其中所述逻辑门被配置成使用所断言的逻辑输出信号来驱动所述哑字线<br>**判断结果**：未公开 | 说明书第[0025]段：“一个伪字线DWL平行于字线WL在存储器单元阵列11的外部延伸。” | 对比文件公开了“伪字线DWL”，它平行于实际字线WL，用于驱动伪单元22a。这类似于目标专利中的“哑字线”。然而，目标专利的哑字线是由逻辑电路（NOR门212）输出的“逻辑输出信号”驱动的。在对比文件中，伪字线DWL是与实际字线WL同时由字线驱动器12选择（激活）的（参见图5及说明书描述），而不是由伪定时控制电路19输出的自复位信号STCLK驱动的。STCLK用于控制定时电路18生成激活信号STA。因此，驱动伪字线DWL的信号源和目的与目标专利中哑字线的驱动方式不同。该特征未被公开。 |
| **技术特征M**：以及哑位线，其被配置成响应于所述哑字线的断言而被放电。<br>**判断结果**：隐含公开 <<<m>>> | 说明书第[0025]、[0034]段：“伪位线(伪位线对DBL/XDBL)连接到读取伪单元22a。...当选择字线WL时...伪位线XDBL的电势也从电源电压VDD的电平逐渐减小到地电平。” | 对比文件明确公开了伪位线DBL/XDBL，并且其电势会响应于伪字线DWL的激活（选择）而放电（从VDD减小到地）。伪字线DWL和伪位线DBL/XDBL构成一个伪存储单元路径，用于模拟实际位线的放电行为。这与目标专利中哑位线响应于哑字线的断言而被放电的技术手段和作用完全相同，都是通过一个“哑”或“伪”的复制路径来模拟真实路径的时序行为。尽管驱动哑字线的信号源在两者中可能不同（如特征L所述），但“哑位线响应于哑字线断言而放电”这一核心关系已被对比文件公开。因此，该特征被隐含公开。 |
| **技术特征N**：其特征在于，进一步包括：第三延迟电路，其被配置成响应于所述哑位线的放电之后所模拟的写操作时段的完成而断言就绪输出信号，其中所述所模拟的写操作时段等于用于存储器位单元的写操作时段。<br>**判断结果**：未公开 | 未发现相关描述。 | 对比文件的定时控制电路（包括伪定时控制电路19和定时控制电路18）生成的信号（如STCLK、STA）用于控制读操作的启动（激活读出放大器）。其建模的延迟止于位线放电达到阈值。目标专利中的“第三延迟电路”（如图2中的延迟电路211）模拟的是位单元内部完成数据写入（如翻转）所需的时间，即“写操作时段”。对比文件未涉及写操作完成后的延迟建模，也没有对应的“就绪输出信号”。因此，该特征未被公开。 |
| **技术特征O**：其特征在于，进一步包括：多条可选支路，其耦合在所述哑位线与地之间，其中每条可选支路由对应调谐信号控制成传导。<br>**判断结果**：未公开 | 未发现相关描述。 | 对比文件未提及任何用于调节哑位线放电速度的可选支路或调谐信号。 |
| **技术特征P**：其特征在于，进一步包括：存储器功率域位线<br>**判断结果**：未公开 | 说明书第[0025]段：“多个位线(位线对BL/XBL)在存储器单元21的列方向延伸。” | 同特征H，对比文件公开了实际位线BL/XBL，但未提及“存储器功率域”这一属性。 |
| **技术特征Q**：位线发展路径，其被配置成响应于所述存储器时钟信号的边沿并响应于要被写入位单元的数据信号而使所述位线放电，其中所述位线的放电与所述存储器时钟信号的所述边沿之间的延迟等于列解码时段，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段的至少一部分。<br>**判断结果**：隐含公开 <<<q>>> | 说明书第[0025]、[0034]段：“位线对BL/XBL...基于存储器单元21的存储数据...从电源电压VDD的高电势电平逐渐减小到地电平。...伪位线XDBL的电势也从电源电压VDD的电平逐渐减小到地电平。” | 对比文件公开了实际位线BL/XBL的放电路径（响应于字线选择和存储数据），以及用于模拟该放电行为的伪位线路径（第一路径）。伪位线路径的放电延迟模拟了实际位线放电的延迟。目标专利的“列解码时段”指从时钟边沿到位线放电完成的延迟。虽然对比文件未明确使用“列解码时段”和“存储器时钟信号边沿触发写操作”等术语（其背景是读操作），但其伪位线路径（第一路径）所模拟的正是从字线选择（可类比为一种触发事件）到伪位线放电完成的延迟，这对应于实际位线放电路径的延迟。本领域技术人员可以合理推断，这种模拟位线放电延迟的伪路径，其作用与目标专利中模拟“列解码时段”（至少是其中位线放电部分）的第二延迟电路的作用是等同的。因此，该特征被对比文件隐含公开。 |
| **技术特征R**：其特征在于，所述第二延迟电路包括具有被配置成对跨至少一个存储器组的传输延迟进行建模的长度的哑位总线。<br>**判断结果**：直接公开 <<<R>>> | 说明书第[0025]段：“伪位线DBL和XDBL平行于位线BL和XBL在存储器单元阵列11的外部延伸。” | 对比文件明确公开了“伪位线DBL和XDBL”，它们平行于实际的位线BL和XBL延伸。为了使模拟准确，伪位线需要具有与实际位线相匹配的电特性（包括长度、电容、电阻等），以对实际位线上的传输延迟进行建模。这正是目标专利中“哑位总线”的作用。因此，“伪位线”等同于“哑位总线”，且其具有用于建模传输延迟的长度。该特征被对比文件直接公开。 |
| **技术特征S**：其特征在于，所述位线发展路径包括具有写时钟总线传播延迟的写时钟总线，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段减去所述写时钟总线传播延迟。<br>**判断结果**：未公开 | 未发现相关描述。 | 对比文件中没有提及“写时钟总线”这一结构，也没有关于从列解码总延迟中减去某个特定总线延迟的描述。 |
| **技术特征T**：其特征在于，进一步包括耦合在所述哑字线与所述哑位线之间的反相器，其中所述反相器被配置成响应于所述哑字线的断言而使所述哑位线放电。<br>**判断结果**：未公开 | 说明书第[0025]段：“包括自定时存储器单元(读取伪单元)22a的多个负荷伪单元22连接到伪字线DWL。伪位线(伪位线对DBL/XDBL)连接到读取伪单元22a。” | 在对比文件中，伪位线DBL/XDBL是通过伪单元22a（一个模拟的存储单元）连接到伪字线DWL的。伪位线的放电是通过激活伪字线DWL从而导通伪单元22a中的存取晶体管来实现的，而不是通过一个直接连接在哑字线和哑位线之间的反相器。两者的电路结构不同。 |
| **技术特征U**：其特征在于，所述哑位总线包括金属层中对应的迹线。<br>**判断结果**：隐含公开 <<<u>>> | 说明书未明确说明伪位线的物理实现。 | 对比文件虽未明确说明伪位线DBL/XDBL由金属层迹线构成，但在半导体存储器领域，位线通常是在金属层中制作的导电迹线，以实现低电阻和低电容的连接。为了使伪位线能够准确模拟实际位线的电特性（包括传输延迟），本领域技术人员为了实现对比文件所公开的“伪位线平行于位线延伸”并起到建模延迟的作用，必然会将其制作在与实际位线相同的工艺层（即金属层）上，作为“对应的迹线”。这是一种公知的、为实现匹配电特性而必然采取的技术手段。因此，该特征被对比文件隐含公开。 |
| **技术特征V**：其特征在于，所述哑位总线包括折叠的哑位总线。<br>**判断结果**：未公开 | 未发现相关描述。 | 对比文件未提及伪位线或哑位总线具有折叠结构。 |
<<<G>>><<<R>>><<<d>>><<<m>>><<<q>>><<<u>>>