**对比文件名称**：2011-05-19_WO2011060172A_发明申请_WO2011060172A1 SYSTEM AND METHOD OF OPERATING A MEMORY DEVICE
**目标专利名称**：跨不同功率域的字线和位线跟踪 CN107438883B
**本次调用模型名称**：DeepSeek最新版本模型
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A：包括：第一延迟电路，其被配置成将存储器时钟延迟所模拟的行解码时段以产生第一输出信号**<br>**《直接公开》** | [0028] “A second set of gates 236 generates the second signal 203 at a second output 254.”<br>[0029] “The wordline enable circuit 212 is responsive to the second signal 203 to generate the wordline enable signal 213.”<br>[0030] “The wordline driver 238 may be adapted to apply a bias to the wordline 206 in response to the wordline enable signal 213.” | 根据目标专利说明书，行解码时段对应于从时钟边沿到字线断言之间的延迟（见[0033]段）。对比文件中，时序电路232的第二组门236接收输入信号231（在存储器上下文中可视为存储器时钟）并产生第二信号203。第二信号203被提供给字线使能电路212，后者生成字线使能信号213，最终导致字线驱动器238对字线206施加偏置。因此，由第二组门236和字线使能电路212等组成的路径，其功能正是将输入时钟（存储器时钟）延迟一个时段以产生一个用于驱动字线的输出信号（字线使能信号213）。这与特征A中“第一延迟电路”的功能“将存储器时钟延迟所模拟的行解码时段以产生第一输出信号”在作用和效果上相同。因此，该技术特征被对比文件直接公开。 |
| **B：所述第一延迟电路包括配置成延迟存储器时钟信号以提供经延迟信号的逻辑功率域部分**<br>**《直接公开》** | [0030] “The wordline driver 238 and the memory device 220 that includes the representative bit cell 202 may exist in a memory voltage domain 264, while other components of the system 200 may exist in a logic voltage domain 260.”<br>[0028] “A second set of gates 236 generates the second signal 203 at a second output 254.” | 对比文件明确区分了逻辑电压域260和存储器电压域264。产生第二信号203的时序电路232（包括第二组门236）以及字线使能电路212均位于逻辑电压域260中（见[0030]段）。这些逻辑域中的电路对输入信号231（存储器时钟）进行处理和延迟，生成了经延迟的第二信号203和字线使能信号213。这完全对应于特征B中“逻辑功率域部分”的功能。因此，该技术特征被对比文件直接公开。 |
| **C：所述第一延迟电路进一步包括配置成根据存储器电源电压来对所述经延迟信号进行电平移位以产生所述第一输出信号的第一电平移位器**<br>**《直接公开》** | [0030] “A level shifter (not shown) may be coupled between the wordline enable circuit 212 and the wordline driver 238 to adjust a voltage of the wordline enable signal 213 from the logic voltage domain 260 to the memory voltage domain 264.” | 对比文件明确指出，在逻辑电压域260中的字线使能电路212和存储器电压域264中的字线驱动器238之间，可以耦合一个电平移位器。该电平移位器的作用是将逻辑电压域的信号（字线使能信号213）的电压调整到存储器电压域的电压水平。这完全对应于特征C中“第一电平移位器”的功能：对来自逻辑功率域的经延迟信号（对应于字线使能信号213）进行电平移位，以产生能在存储器功率域中使用的输出信号（用于驱动字线驱动器238）。虽然图中未示出，但本领域技术人员根据此明确教导可以毫无疑义地得出该技术方案。因此，该技术特征被对比文件直接公开。 |
| **D：第二延迟电路，其被配置成将所述存储器时钟信号延迟所模拟的列解码时段以产生第二输出信号**<br>**《隐含公开》** | [0028] “A first set of gates 234, such as serially coupled inverters, is adapted to apply a delay to the input signal 231 to generate the first signal 201 at a first output 252. The first signal 201 initiates an operation of the loop circuit 214.”<br>[0032] “The loop circuit 214 is coupled to the dummy bit line 243... The loop circuit 214 is programmable to adjust a delay of the sense amplifier enable signal 205.”<br>[0035] “A delay 302 of the sense amplifier enable signal, from the transition of the first signal 201 to the transition of the sense amplifier enable signal 205, includes a programmable delay 304 attributable to the programmable portion 244 and a supply voltage-dependent delay 306 attributable to the logic circuit portion 242.” | 根据目标专利说明书，列解码时段对应于从时钟边沿到位线放电之间的延迟（见[0033]段）。对比文件中，时序电路232的第一组门234对输入信号231（存储器时钟）施加延迟，产生第一信号201。第一信号201启动环路电路214的操作。环路电路214最终产生感测放大器使能信号205。这个从第一信号201到感测放大器使能信号205的延迟（302）是可编程的（304）并且依赖于电源电压（306），其目的是为了模拟感测路径（涉及位线放电和电压差建立）的延迟，以确保在正确的时刻启用感测放大器。虽然对比文件模拟的是读操作中的感测路径延迟，而目标专利的列解码时段针对写操作中的位线放电延迟，但两者本质上都是对与位线相关的数据路径延迟进行建模。本领域技术人员可以从对比文件公开的“对输入时钟进行延迟以启动一个用于模拟位线相关路径延迟的电路（环路电路）”这一技术手段，合理推断出可以配置一个类似的“第二延迟电路”来模拟写操作中的列解码时段并产生一个输出信号。因此，该技术特征被对比文件隐含公开。 |
| **E：所述第二延迟电路包括配置成将所述存储器时钟信号电平移位成存储器功率域哑写时钟的第二电平移位器**<br>**《未公开》** | 无相应内容。 | 对比文件中未提及任何将存储器时钟信号电平移位以产生“存储器功率域哑写时钟”的电路或概念。其环路电路214的启动信号（第一信号201）来自逻辑电压域中的时序电路234。虽然[0030]段提到了电平移位器，但它是用于字线路径（在第一延迟电路的输出部分），而不是用于产生一个独立的“哑写时钟”。特征E中“哑写时钟”是目标专利位线发展路径中的特定概念（见[0032]段），对比文件没有公开相关内容。因此，该技术特征既未被直接公开，也未被隐含公开。 |
| **F：所述第二延迟电路进一步包括配置成将所述哑写时钟延迟成所述第二输出信号的存储器功率域部分**<br>**《未公开》** | 无相应内容。 | 由于对比文件未公开特征E中的“第二电平移位器”和“哑写时钟”，因此也就不存在将“哑写时钟”在存储器功率域中进一步延迟以形成第二输出信号的部分。对比文件的环路电路214虽然包含可编程电路部分244和逻辑电路部分246，但其输入是第一信号201，并非一个经过电平移位后的“哑写时钟”。因此，该技术特征既未被直接公开，也未被隐含公开。 |
| **G：以及逻辑电路，其被配置成响应于所述所模拟的行解码时段和所述所模拟的列解码时段两者的完成而处理所述第一输出信号和所述第二输出信号以断言逻辑输出信号。**<br>**《未公开》** | [0032] “The loop circuit 214 is coupled to the dummy bit line 243 and includes a programmable circuit portion 244. The loop circuit 214 also includes a logic circuit portion 246.” | 对比文件的环路电路214包含逻辑电路部分246，但其功能是根据哑位线243的放电来生成感测放大器使能信号205（见[0033]段）。该逻辑电路部分246并不接收来自模拟“行解码时段”路径（即字线使能路径）的输出信号，也不是在等待两个独立模拟路径（行和列）都完成后再断言一个逻辑输出信号。目标专利中的逻辑电路（如NOR门212）明确响应于第一和第二延迟电路两者的输出，确保两者均完成（见[0039]段）。对比文件没有公开这种等待两个独立模拟延迟路径完成后再进行处理的逻辑电路结构。因此，该技术特征既未被直接公开，也未被隐含公开。 |
| **H：其特征在于，进一步包括：存储器功率域字线**<br>**《直接公开》** | [0019] “The system 100 includes a representative bit cell 102 that is coupled to a wordline 106”<br>[0027] “The bit cell 202 is coupled to a wordline 206” | 对比文件明确公开了存储器中的字线（wordline 106, 206），这些字线连接到存储单元，属于存储器的一部分，自然处于存储器功率域中。因此，该技术特征被对比文件直接公开。 |
| **I：字线发展路径，其被配置成响应于所述存储器时钟信号的边沿而将所述字线断言为所述存储器电源电压，其中字线电压的断言与所述存储器时钟信号的所述边沿之间的延迟等于行解码时段，并且其中所述第一延迟电路被配置成使得所述所模拟的行解码时段等于所述行解码时段。**<br>**《隐含公开》** | [0029] “The wordline enable circuit 212 is responsive to the second signal 203 to generate the wordline enable signal 213.”<br>[0030] “The wordline driver 238 may be adapted to apply a bias to the wordline 206 in response to the wordline enable signal 213.”<br>[0035] “In response to the second signal 203, the wordline enable circuit 212 generates the wordline enable signal 213. In response to the wordline enable signal 213, the wordline driver 238 transitions the logical low voltage at the wordline 206 to a logical high voltage at a time t3.” | 对比文件公开了从输入信号231（可视为存储器时钟）到字线206被置为高电平的路径：输入信号231 -> 时序电路232（第二组门236）-> 第二信号203 -> 字线使能电路212 -> 字线使能信号213 -> 字线驱动器238 -> 字线206。这条路径就是字线发展路径。从时钟边沿（输入信号231的边沿）到字线206被断言（变为高电平）之间存在延迟，该延迟由路径中的元件决定，这对应于目标专利的“行解码时段”。对比文件的第一延迟电路（由第二组门236和字线使能电路212等构成）模拟的正是这条路径的延迟（其输出第二信号203/字线使能信号213用于最终断言字线）。虽然对比文件没有明确使用“行解码时段”这一术语，也未明确说明模拟延迟等于实际延迟，但本领域技术人员可以毫无疑义地理解，为了进行准确的时序跟踪，模拟路径（第一延迟电路）被配置为与实际字线发展路径具有相等或相对应的延迟，这是跟踪电路的常规设计目标。因此，该技术特征被对比文件隐含公开。 |
| **J：其特征在于，所述字线发展路径包括具有第一长度的行解码总线，并且其中所述第一延迟电路包括具有等于所述第一长度的第二长度的哑行解码总线。**<br>**《未公开》** | 无相应内容。 | 对比文件完全没有提及任何“行解码总线”或“哑行解码总线”的结构。目标专利中引入哑行解码总线（206）是为了对实际行解码总线（106）的RC延迟进行物理建模（见[0035]段）。对比文件的延迟建模主要通过逻辑门（如反相器链）和可编程电路实现，没有公开通过物理上匹配长度的总线迹线来模拟传输延迟的技术手段。因此，该技术特征既未被直接公开，也未被隐含公开。 |
| **K：其特征在于，所述哑行解码总线包括折叠的哑行解码总线。**<br>**《未公开》** | 无相应内容。 | 基于特征J未公开，特征K自然也未被公开。对比文件未涉及哑行解码总线，更不用说其折叠结构了。 |
| **L：其特征在于，进一步包括：哑字线，其中所述逻辑门被配置成使用所断言的逻辑输出信号来驱动所述哑字线**<br>**《直接公开》** | [0031] “The memory device 220 may also include a dummy wordline 242 that is coupled to a dummy bit line 243 via multiple dummy cells 240.” | 对比文件明确公开了存储器设备220包括哑字线（dummy wordline 242）。虽然驱动该哑字线的具体逻辑电路未被详细描述，但其存在已被直接公开。因此，该技术特征被对比文件直接公开。 |
| **M：以及哑位线，其被配置成响应于所述哑字线的断言而被放电。**<br>**《直接公开》** | [0031] “The memory device 220 may also include a dummy wordline 242 that is coupled to a dummy bit line 243 via multiple dummy cells 240.”<br>[0032] “For example, the dummy bit line 243 may be precharged and a time of discharge of the precharged dummy bit line 243 may approximate a discharge time of one of the bit lines 208 and 210...”<br>[0033] “The logic circuit portion 246 is responsive to the discharge of the dummy bit line 243 and generates the sense amplifier enable signal 205.” | 对比文件明确公开了哑位线（dummy bit line 243），并且其通过多个哑单元（dummy cells 240）耦合到哑字线242。哑位线243被预充电，其放电时间用于近似实际位线的放电时间。虽然触发哑位线放电的具体机制（是否直接由哑字线断言驱动）在对比文件中未详细说明，但哑字线242和哑位线243通过哑单元耦合，且哑位线用于模拟放电这一基本配置已被公开。本领域技术人员可以理解，在模拟电路中，哑字线的断言通常会导致与之耦合的哑位线放电。因此，该技术特征被对比文件直接公开。 |
| **N：其特征在于，进一步包括：第三延迟电路，其被配置成响应于所述哑位线的放电之后所模拟的写操作时段的完成而断言就绪输出信号，其中所述所模拟的写操作时段等于用于存储器位单元的写操作时段。**<br>**《未公开》** | [0033] “The logic circuit portion 246 is responsive to the discharge of the dummy bit line 243 and generates the sense amplifier enable signal 205.” | 对比文件的环路电路214在哑位线243放电后产生感测放大器使能信号205。然而，该信号是针对读操作的，用于在电压差足够时启用感测放大器。目标专利的“就绪输出信号”（readyb 196）是针对写操作的，用于在写操作完成后发信号通知可以释放字线和位线（见[0030]段）。两者模拟的时段（读操作感测时段 vs. 写操作翻转时段）和目的完全不同。对比文件没有公开任何用于模拟写操作时段并在之后断言“就绪输出信号”的第三延迟电路。因此，该技术特征既未被直接公开，也未被隐含公开。 |
| **O：其特征在于，进一步包括：多条可选支路，其耦合在所述哑位线与地之间，其中每条可选支路由对应调谐信号控制成传导。**<br>**《直接公开》** | [0032] “the programmable circuit portion 244 includes multiple discharge devices 248 that are coupled to the dummy bit line 243 and that are controllable to enable an adjustable rate of discharge of the precharged dummy bit line 243.”<br>[0033] “The control signal 214 may include one or more signals to the multiple discharge devices 248, such as to bias one or more gates of switching transistors, to increase or decrease a discharge rate of the precharged dummy bit line 243.” | 对比文件明确公开了可编程电路部分244包含多个放电装置248，它们耦合到哑位线243，并且可通过控制信号214进行控制，以调整哑位线243的放电速率。这完全对应于特征O中“多条可选支路，其耦合在所述哑位线与地之间，其中每条可选支路由对应调谐信号控制成传导”的技术方案。因此，该技术特征被对比文件直接公开。 |
| **P：其特征在于，进一步包括：存储器功率域位线**<br>**《直接公开》** | [0019] “The system 100 includes a representative bit cell 102 that is coupled to ... a first bit line 108, and a second bit line 110.”<br>[0027] “The bit cell 202 is coupled to ... to a first bit line 208, and to a second bit line 210.” | 对比文件明确公开了存储器中的位线（bit lines 108, 110, 208, 210），这些位线连接到存储单元和感测放大器，属于存储器的一部分，自然处于存储器功率域中。因此，该技术特征被对比文件直接公开。 |
| **Q：位线发展路径，其被配置成响应于所述存储器时钟信号的边沿并响应于要被写入位单元的数据信号而使所述位线放电，其中所述位线的放电与所述存储器时钟信号的所述边沿之间的延迟等于列解码时段，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段的至少一部分。**<br>**《未公开》** | 无相应内容。 | 对比文件主要描述读操作。其位线（208，210）的电压变化是由于字线开启后存储单元对预充电位线的放电所致，这个过程是对读操作中感测路径延迟的模拟（通过哑位线243）。对比文件没有公开任何针对“写操作”的、响应于时钟边沿和数据信号使位线放电的“位线发展路径”，也没有涉及“列解码时段”的概念。因此，目标专利中针对写操作的完整“位线发展路径”及其与“列解码时段”的关系，在对比文件中没有对应公开。虽然特征D被判断为隐含公开了一个用于模拟延迟的“第二延迟电路”，但该电路模拟的是读操作的感测路径延迟，与目标专利中模拟写操作列解码时段的“第二延迟电路”在具体技术方案和作用上存在本质区别。因此，特征Q的整体技术方案未被公开。 |
| **R：其特征在于，所述第二延迟电路包括具有被配置成对跨至少一个存储器组的传输延迟进行建模的长度的哑位总线。**<br>**《未公开》** | 无相应内容。 | 对比文件没有提及任何“哑位总线”（dummy bit bus）。其环路电路214的延迟建模主要通过可编程放电装置248和逻辑电路246实现，未使用物理长度匹配的总线结构来模拟跨存储器组的传输延迟。因此，该技术特征既未被直接公开，也未被隐含公开。 |
| **S：其特征在于，所述位线发展路径包括具有写时钟总线传播延迟的写时钟总线，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段减去所述写时钟总线传播延迟。**<br>**《未公开》** | 无相应内容。 | 对比文件未涉及“写时钟总线”的概念，更没有关于从列解码时段中减去其传播延迟的配置。这是目标专利中特定的架构细节（见[0037]段）。因此，该技术特征既未被直接公开，也未被隐含公开。 |
| **T：其特征在于，进一步包括耦合在所述哑字线与所述哑位线之间的反相器，其中所述反相器被配置成响应于所述哑字线的断言而使所述哑位线放电。**<br>**《未公开》** | [0031] “a dummy wordline 242 that is coupled to a dummy bit line 243 via multiple dummy cells 240.” | 对比文件公开哑字线242通过多个哑单元240耦合到哑位线243，但未公开在两者之间耦合一个反相器。目标专利中该反相器（280）是特定驱动逻辑的一部分（见[0041]段）。因此，该技术特征既未被直接公开，也未被隐含公开。 |
| **U：其特征在于，所述哑位总线包括金属层中对应的迹线。**<br>**《未公开》** | 无相应内容。 | 基于特征R未公开，特征U自然也未被公开。对比文件未提及哑位总线。 |
| **V：其特征在于，所述哑位总线包括折叠的哑位总线。**<br>**《未公开》** | 无相应内容。 | 基于特征R未公开，特征V自然也未被公开。对比文件未提及哑位总线。 |
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