对比文件名称：2011-11-01_TW201137875A_发明专利_TW201137875A 操作一記憶體裝置之系統及方法 SYSTEM AND METHOD OF OPERATING A MEMORY DEVICE
目标专利名称：跨不同功率域的字线和位线跟踪 CN107438883B
本次调用模型名称：DeepSeek最新版本模型
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：第一延迟电路，其被配置成将存储器时钟延迟所模拟的行解码时段以产生第一输出信号 <br> **《未直接公开也未隐含公开》** | 图2及对应说明书：“时序电路232经耦接以接收一输入信号231，且将第一信号201提供至迴路电路214并将第二信号203提供至字线启用电路212。… 闸之第一集合234经调适以将一延迟施加至输入信号231，从而在第一输出端252处产生第一信号201。” | 对比文件公开了一个时序电路232，其包含延迟元件（闸之第一集合234），用于对输入信号231（可对应于存储器时钟）施加延迟以产生第一信号201。然而，该延迟电路的作用是产生一个提前于字线启用信号（第二信号203）的触发信号，以启动回路电路214的操作，从而补偿逻辑电压降低导致的回路电路延迟。其目的在于维持字线信号与感测放大器启用信号之间的恒定延迟，**并非**为了“模拟行解码时段”。在目标专利中，“行解码时段”特指从时钟边沿到字线电压断言之间的、跨越逻辑和存储器功率域的特定路径延迟（字线发展路径101的延迟）。对比文件中的第一信号201并未用于对此特定路径延迟进行建模。因此，本领域技术人员无法从对比文件毫无疑义地得出或合理推断出该延迟电路被配置用于模拟“行解码时段”。 |
| **技术特征B**：，所述第一延迟电路包括配置成延迟存储器时钟信号以提供经延迟信号的逻辑功率域部分， <br> **《直接公开》** | 图2及对应说明书：“时序电路232… 闸之第一集合234… 在第一输出端252处产生第一信号201。” “逻辑电压域260… 具有一第一供应电压… Vdd_L 262”。 说明书描述时序电路232、回路电路214的逻辑电路部分246等均处于逻辑电压域260。 | 对比文件明确公开了时序电路232（对应于目标专利的“第一延迟电路”）包含延迟元件（闸之第一集合234），该部分电路位于“逻辑电压域260”中，由供应电压Vdd_L 262供电。其功能正是对输入信号231（相当于存储器时钟信号）进行延迟以产生经延迟的第一信号201。这与目标专利中“逻辑功率域部分”延迟存储器时钟信号以提供经延迟信号的技术特征完全相同。因此，该技术特征被对比文件直接公开。 |
| **技术特征C**：所述第一延迟电路进一步包括配置成根据存储器电源电压来对所述经延迟信号进行电平移位以产生所述第一输出信号的第一电平移位器 <br> **《隐含公开》** | 图2及对应说明书：“可將一位準移位器(未圖示)耦接於字線啟用電路212與字線驅動器238之間以將字線啟用信號213之電壓自邏輯電壓域260調整至記憶體電壓域264。” | 对比文件虽未明确示出位于时序电路232输出端的第一电平移位器，但明确教导了在逻辑电压域与存储器电压域之间进行信号传递时需要电平移位器，并具体提到了字线启用信号213需要电平移位。本领域技术人员熟知，若一个延迟电路（如时序电路232）的输出信号需要驱动位于另一电压域（如存储器电压域）的后续电路（如字线启用电路212或更后面的电路），则必须使用电平移位器对信号进行电压转换。这是跨电压域电路设计的公知常识。因此，本领域技术人员能够从对比文件公开的“跨电压域需要电平移位”这一教导中，合理推断出在时序电路232（第一延迟电路）的输出端配置电平移位器，以使其输出信号（第一信号201）的电平适配后续电路所在域的电压（存储器电源电压），从而产生最终的“第一输出信号”。因此，该技术特征被对比文件隐含公开。 |
| **技术特征D**：第二延迟电路，其被配置成将所述存储器时钟信号延迟所模拟的列解码时段以产生第二输出信号 <br> **《未直接公开也未隐含公开》** | 图2及对应说明书：“闸之第二集合236在第二输出端254处产生第二信号203。” | 对比文件公开了时序电路232包含闸之第二集合236，用于产生第二信号203。该第二信号203用于触发字线启用电路212。然而，其延迟设置的目的，是与第一信号201配合，确保回路电路有足够的提前启动时间，**并非**为了“模拟列解码时段”。在目标专利中，“列解码时段”特指从时钟边沿到位线放电之间的、主要位于存储器功率域的特定路径延迟（位线发展路径102的延迟）。对比文件的第二信号203及其产生电路并未用于对此特定路径延迟进行建模。因此，本领域技术人员无法从对比文件得出或推断出存在一个用于模拟“列解码时段”的第二延迟电路。 |
| **技术特征E**：，所述第二延迟电路包括配置成将所述存储器时钟信号电平移位成存储器功率域哑写时钟的第二电平移位器， <br> **《隐含公开》** | 图2及对应说明书：“可將一位準移位器(未圖示)耦接於字線啟用電路212與字線驅動器238之間以將字線啟用信號213之電壓自邏輯電壓域260調整至記憶體電壓域264。” “记忆体电压域264可具有比逻辑电压域260之供应电压262(Vdd_L)高之供应电压266(Vdd_H)。” | 对比文件明确公开了存储器电压域264具有独立的供应电压Vdd_H 266，并且信号从逻辑域传递到存储器域需要电平移位器。虽然对比文件中电平移位器被描述在字线启用电路212之后，但其核心作用是实现跨电压域的信号电平转换。本领域技术人员可以理解，若一个电路（第二延迟电路）需要产生一个在存储器功率域中使用的信号（如“哑写时钟”），那么在其信号路径中必然包含一个将逻辑域时钟信号转换为存储器域电压电平的电平移位器。这是实现跨域信号传递的必要手段。因此，可以从对比文件关于跨域电平移位的教导中，合理推断出第二延迟电路中包含这样的电平移位器。 |
| **技术特征F**：所述第二延迟电路进一步包括配置成将所述哑写时钟延迟成所述第二输出信号的存储器功率域部分 <br> **《未直接公开也未隐含公开》** | 无对应内容。 | 对比文件完全没有公开在存储器功率域内对“哑写时钟”进行额外延迟以形成“第二输出信号”的技术特征。其第二信号203完全在逻辑电压域的时序电路232中产生，然后可能经过电平移位，但并未描述在存储器域内对其进行进一步的路径延迟建模。目标专利中该特征用于模拟位线发展路径在存储器域内的延迟部分，对比文件未涉及此概念。 |
| **技术特征G**：以及逻辑电路，其被配置成响应于所述所模拟的行解码时段和所述所模拟的列解码时段两者的完成而处理所述第一输出信号和所述第二输出信号以断言逻辑输出信号。 <br> **《隐含公开》** | 图2及对应说明书：“迴路电路214… 包括一逻辑电路部分246。迴路电路214可程式化以调整感测放大器启用信号205之延迟。… 逻辑电路部分246回应於对虚设位元线243放电且产生感测放大器启用信号205。” | 对比文件公开了回路电路214包含逻辑电路部分246，该逻辑电路处理来自可编程电路部分244的信号（基于虚设位线243放电），并最终产生感测放大器启用信号205。虽然其处理的具体条件和目标（等待虚设位线放电完成以产生感测启用信号）与目标专利（等待两个模拟延迟完成以产生逻辑输出信号）不同，但其核心架构包含一个“逻辑电路”，该电路响应于特定事件（虚设位线放电完成）来处理输入信号（放电状态）并断言一个输出信号（感测放大器启用信号205）。这体现了“逻辑电路响应于特定条件完成而处理信号并断言输出”的基本构思。因此，可以认为对比文件隐含公开了“逻辑电路”这一广义组件及其基本功能，尽管其应用的具体上下文和目的不同。 |
| **技术特征H**：其特征在于，进一步包括：存储器功率域字线 <br> **《未直接公开也未隐含公开》** | 图2及对应说明书：“字线206”。 | 对比文件公开了实际的“字线206”，其位于存储器电压域264，属于存储器架构的一部分。然而，目标专利的该特征是从属于跟踪电路的权利要求，此处的“存储器功率域字线”应理解为跟踪电路所模拟的目标对象（即实际存储器中的字线），是技术方案描述的环境或参照物，而非跟踪电路本身的新增部件。对比文件同样描述了具有实际字线206的存储器装置220。因此，该环境特征已被公开。但需注意，这并非跟踪电路的结构特征。从严格的特征比对来看，作为现有存储器的一部分，该特征已被公开。 |
| **技术特征I**：字线发展路径，其被配置成响应于所述存储器时钟信号的边沿而将所述字线断言为所述存储器电源电压，其中字线电压的断言与所述存储器时钟信号的所述边沿之间的延迟等于行解码时段，并且其中所述第一延迟电路被配置成使得所述所模拟的行解码时段等于所述行解码时段。 <br> **《未直接公开也未隐含公开》** | 图2及对应说明书：“字线启用电路212… 回应於接收第二信號203而將一字線啟用(WLEN)信號213提供至字線驅動器238。… 字線驅動器238在字線206上產生一字線信號。” | 对比文件公开了从输入信号231到字线206之间存在一条路径，包含时序电路232、字线启用电路212和字线驱动器238，最终断言字线。然而，对比文件**并未**将这条路径的延迟概念化为“行解码时段”，也**没有**将其与一个独立的、用于模拟该延迟的“第一延迟电路”进行关联或等量设置。目标专利的核心在于明确区分并独立模拟“行解码时段”和“列解码时段”，而对比文件的技术方案焦点是通过错时触发来补偿感测回路延迟，并未建立这种独立的、用于精确建模特定路径延迟的跟踪电路架构。因此，该组特征未被公开。 |
| **技术特征J**：其特征在于，所述字线发展路径包括具有第一长度的行解码总线，并且其中所述第一延迟电路包括具有等于所述第一长度的第二长度的哑行解码总线。 <br> **《未直接公开也未隐含公开》** | 无对应内容。 | 对比文件完全没有提及任何“行解码总线”或其哑元（dummy）副本。其延迟电路（时序电路232）由标准逻辑门（闸）构成，并未使用与字线发展路径中的互连线路（如总线）具有匹配电学特性（如长度）的哑元互连结构来进行延迟建模。 |
| **技术特征K**：其特征在于，所述哑行解码总线包括折叠的哑行解码总线。 <br> **《未直接公开也未隐含公开》** | 无对应内容。 | 对比文件未公开“哑行解码总线”，更未公开其“折叠”的具体结构。 |
| **技术特征L**：其特征在于，进一步包括：哑字线，其中所述逻辑门被配置成使用所断言的逻辑输出信号来驱动所述哑字线 <br> **《未直接公开也未隐含公开》** | 图2及对应说明书：“虛設字線242”。 | 对比文件公开了“虚设字线242”。然而，其在电路中的作用和目的与目标专利的“哑字线”有本质区别。在对比文件中，虚设字线242是虚设单元240的一部分，与虚设位元线243共同构成一个用于模拟位线放电的RC网络，是回路电路214中用于产生延迟的**一部分**。其目的是为感测放大器启用信号计时。而在目标专利中，“哑字线”是逻辑电路（如NOR门212）的输出负载，用于模拟实际字线195的充电延迟，其本身不是延迟产生电路的一部分，而是被驱动的模拟对象。两者名称相似，但电路位置、功能和作用机制完全不同。因此，不能认为对比文件公开了目标专利中的“哑字线”特征。 |
| **技术特征M**：以及哑位线，其被配置成响应于所述哑字线的断言而被放电。 <br> **《未直接公开也未隐含公开》** | 图2及对应说明书：“虛設位元線243”。 | 对比文件公开了“虚设位元线243”。与特征L同理，该虚设位元线243在对比文件中是回路电路214的输入检测节点，其放电过程由可编程电路部分244控制，用于启动逻辑电路部分246，**并非**响应于“哑字线”的断言而放电。其功能和触发机制与目标专利中“哑位线”响应于“哑字线”断言而放电的特征不同。 |
| **技术特征N**：其特征在于，进一步包括：第三延迟电路，其被配置成响应于所述哑位线的放电之后所模拟的写操作时段的完成而断言就绪输出信号，其中所述所模拟的写操作时段等于用于存储器位单元的写操作时段。 <br> **《未直接公开也未隐含公开》** | 无对应内容。 | 对比文件完全没有公开用于模拟“写操作时段”（即单元翻转时间）的“第三延迟电路”以及相应的“就绪输出信号”。其回路电路产生的感测放大器启用信号205用于启动读操作感测，而非指示写操作完成。 |
| **技术特征O**：其特征在于，进一步包括：多条可选支路，其耦合在所述哑位线与地之间，其中每条可选支路由对应调谐信号控制成传导。 <br> **《未直接公开也未隐含公开》** | 图2及对应说明书：“可程式化电路部分244包括多個放電裝置248，該多個放電裝置248耦接至虛設位元線243且可控制以實現已預充電虛設位元線243之可調放電速率。… 控制信號214可包括至多個放電裝置248之一或多個信號”。 | 对比文件公开了耦合在虚设位元线243与地之间的多个放电装置248，并且这些装置由控制信号214控制，以调节放电速率。这在一定程度上公开了“多条可选支路…由对应调谐信号控制成传导”的结构。然而，该结构位于对比文件的回路电路214的可编程电路部分244中，用于调整感测计时回路的延迟，**并非**位于目标专利中“哑位线”的放电路径中用于工艺角调谐。尽管结构相似，但应用场景和目的不同。从非常宽松的隐含公开判断标准来看，该电路结构特征本身已被公开。但需注意其上下文和目的的差异。 |
| **技术特征P**：其特征在于，进一步包括：存储器功率域位线 <br> **《未直接公开也未隐含公开》** | 图2及对应说明书：“第一位元线208及…第二位元线210”。 | 与特征H类似，对比文件公开了实际的“位元线208、210”，其位于存储器装置220中。这属于存储器环境特征，已被公开。 |
| **技术特征Q**：位线发展路径，其被配置成响应于所述存储器时钟信号的边沿并响应于要被写入位单元的数据信号而使所述位线放电，其中所述位线的放电与所述存储器时钟信号的所述边沿之间的延迟等于列解码时段，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段的至少一部分。 <br> **《未直接公开也未隐含公开》** | 对比文件主要描述读操作，涉及位线预充电后放电形成差分电压以供感测。其路径与时序涉及输入信号、字线启用、位单元存取等，但并未将其概念化为一个独立的“列解码时段”，也没有一个独立的“第二延迟电路”被配置为模拟此“列解码时段”的至少一部分。其回路电路模拟的是位线放电形成可感测电压差的时间，这与目标专利中模拟从时钟到驱动位线放电的“列解码时段”是不同的概念。 | |
| **技术特征R**：其特征在于，所述第二延迟电路包括具有被配置成对跨至少一个存储器组的传输延迟进行建模的长度的哑位总线。 <br> **《未直接公开也未隐含公开》** | 无对应内容。 | 对比文件未公开任何“哑位总线”结构。其延迟建模不涉及使用与位总线电学特性匹配的互连线路。 |
| **技术特征S**：其特征在于，所述位线发展路径包括具有写时钟总线传播延迟的写时钟总线，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段减去所述写时钟总线传播延迟。 <br> **《未直接公开也未隐含公开》** | 无对应内容。 | 对比文件未提及“写时钟总线”及其传播延迟，更未公开在模拟列解码时段时减去该延迟的具体设计。 |
| **技术特征T**：其特征在于，进一步包括耦合在所述哑字线与所述哑位线之间的反相器，其中所述反相器被配置成响应于所述哑字线的断言而使所述哑位线放电。 <br> **《未直接公开也未隐含公开》** | 无对应内容。 | 对比文件中虚设字线242和虚设位元线243之间不存在“反相器”连接关系。虚设位元线243的放电由独立的放电装置248控制。 |
| **技术特征U**：其特征在于，所述哑位总线包括金属层中对应的迹线。 <br> **《未直接公开也未隐含公开》** | 无对应内容。 | 对比文件未公开“哑位总线”，因此也未公开其由金属层迹线构成的具体实施方式。 |
| **技术特征V**：其特征在于，所述哑位总线包括折叠的哑位总线。 <br> **《未直接公开也未隐含公开》** | 无对应内容。 | 对比文件未公开“哑位总线”，更未公开其“折叠”的具体结构。 |
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