**对比文件名称**：2014-01-14_US8630135B_发明授权_US08630135B2 Semiconductor memory device
**目标专利名称**：跨不同功率域的字线和位线跟踪CN107438883B
**本次调用的模型名称**：专利创造性评估模型
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：第一延迟电路，其被配置成将存储器时钟延迟所模拟的行解码时段以产生第一输出信号<br>《隐含公开》 | 说明书第[0036]-[0037]段：“... the dummy bit line DBL is provided to have a length matched to a dimension (size, width) of the memory cell array 11... the dummy word line DWL also is provided to have a length matched to the dimension (size, width) of the memory cell array 11...”； 图1显示了信号路径：选择信号SRd -> 缓冲器BFd -> NAND门ND1 -> 哑位线DBL -> 延迟电路141 -> 哑字线DWL -> 缓冲器BFo -> 感测放大器激活信号SAE。 | 对比文件公开了一种用于生成感测放大器激活信号SAE的延迟建模电路。该电路接收选择信号SRd（可类比于目标专利的存储器时钟信号），并通过由哑位线DBL、延迟电路141和哑字线DWL构成的路径对其进行延迟，以产生最终的输出信号SAE。该路径模拟了从行解码器（基于选择信号驱动字线）到感测放大器激活之间的延迟，这包括了字线驱动和传播的延迟，即模拟了行解码相关的延迟时段。虽然该延迟路径在对比文件中用于读操作（感测放大器激活），而目标专利用于写操作（写完成），但两者都是对存储器内部关键路径（字线/位线相关）的延迟进行建模，作用本质相同。因此，本领域技术人员可以合理推断，对比文件中的延迟电路能够被配置用于模拟“行解码时段”并产生输出信号。故该技术特征被对比文件隐含公开。 |
| **技术特征B**：所述第一延迟电路包括配置成延迟存储器时钟信号以提供经延迟信号的逻辑功率域部分，<br>《隐含公开》 | 说明书第[0030]-[0036]段描述了控制电路14、行解码器12、缓冲器BFd、NAND门ND1等组件。这些组件通常由核心逻辑电源供电。 | 目标专利的“逻辑功率域”指的是由逻辑电源电压（CX）供电的电路部分，通常包括控制逻辑、地址解码器等。对比文件中的控制电路14、行解码器12、缓冲器BFd和NAND门ND1构成了信号处理链的初始部分，它们位于存储器阵列的外围，其功能是处理和驱动选择信号。在半导体存储器领域，这类控制和解码电路通常工作在核心逻辑电压域（逻辑功率域）中。因此，尽管对比文件未明确提及“逻辑功率域”这一术语，但其公开的电路结构（BFd, ND1）位于信号路径前端，起到了延迟和整形输入信号（SRd）的作用，这与目标专利中“逻辑功率域部分”延迟存储器时钟信号的作用是相同的。本领域技术人员能够理解这些组件属于逻辑功率域部分。故该技术特征被对比文件隐含公开。 |
| **技术特征C**：所述第一延迟电路进一步包括配置成根据存储器电源电压来对所述经延迟信号进行电平移位以产生所述第一输出信号的第一电平移位器<br>《未公开》 | 无相关描述。 | 对比文件的整个说明书中均未提及任何电平移位器（level shifter）。其电路路径（BFd -> ND1 -> DBL -> 延迟电路141 -> DWL -> BFo）中所有组件均在同一电源域（或未明确区分电源域）下工作，信号直接传递，没有进行不同电压域之间的电平转换。目标专利引入电平移位器是为了解决逻辑功率域（CX）和存储器功率域（MX）因独立电源轨导致电压不同而引发的延迟建模问题，这是其发明点之一。对比文件完全没有涉及跨不同电源域的电压转换问题。因此，对比文件既未直接公开也未隐含公开“第一电平移位器”这一技术特征。 |
| **技术特征D**：第二延迟电路，其被配置成将所述存储器时钟信号延迟所模拟的列解码时段以产生第二输出信号<br>《隐含公开》 | 说明书第[0036]段：“The dummy bit line DBL is provided to have a length matched to a dimension (size, width) of the memory cell array 11... As a result, the dummy bit line DBL can be given a resistance value and capacitance value compatible with the dimension of the memory cell array 11.”； 图1显示哑位线DBL是延迟路径的一部分。 | 对比文件中的哑位线DBL被设计为具有与实际位线BL匹配的尺寸（长度、宽度），从而具有匹配的电阻和电容值。这意味着哑位线DBL用于模拟实际位线（或位线对）的RC延迟。在存储器中，位线相关的延迟（如位线放电/充电、数据传递）是列解码或列访问路径延迟的重要组成部分。因此，包含哑位线DBL的路径（即从NAND门ND1输出，经哑位线DBL，到延迟电路141输入的部分）可以被视为一个“第二延迟电路”，它对与位线相关的延迟（即“所模拟的列解码时段”的一部分）进行建模，并产生输出信号（传递给延迟电路141）。故该技术特征被对比文件隐含公开。 |
| **技术特征E**：所述第二延迟电路包括配置成将所述存储器时钟信号电平移位成存储器功率域哑写时钟的第二电平移位器，<br>《未公开》 | 无相关描述。 | 与特征C同理，对比文件中没有涉及任何电平移位器。其信号路径中不存在将信号从一种电源电压域转换到另一种电源电压域的组件。目标专利的“第二电平移位器”是其用于处理逻辑与存储器功率域间信号转换的关键部件。对比文件未公开此特征。 |
| **技术特征F**：所述第二延迟电路进一步包括配置成将所述哑写时钟延迟成所述第二输出信号的存储器功率域部分<br>《隐含公开》 | 说明书第[0036]段：“... the dummy bit line DBL is formed in an unoccupied region of the row decoder 12.”； 图1显示哑位线DBL位于延迟电路141之前，是物理布线。 | 对比文件中的哑位线DBL是形成在行解码器12的未占用区域中的金属线，它模拟了实际位线的寄生RC特性。在存储器芯片中，位线本身位于存储器阵列区域，通常由存储器电源电压（MX）供电。因此，哑位线DBL作为模拟实际位线电特性的部件，应被视为工作在存储器功率域（或至少其物理特性模拟了存储器功率域中的元件）。哑位线DBL提供了基于其长度和电容的传输延迟，这构成了第二延迟路径中“存储器功率域部分”的延迟。尽管对比文件未明确划分“存储器功率域”，但哑位线DBL的物理位置和模拟对象（位线）的属性使得本领域技术人员能够合理推断其属于存储器功率域相关的延迟部分。故该技术特征被隐含公开。 |
| **技术特征G**：以及逻辑电路，其被配置成响应于所述所模拟的行解码时段和所述所模拟的列解码时段两者的完成而处理所述第一输出信号和所述第二输出信号以断言逻辑输出信号。<br>《未公开》 | 图1显示信号路径是串联的：SRd -> BFd/ND1 -> DBL -> 延迟电路141 -> DWL -> BFo -> SAE。 | 目标专利的核心发明点之一是使用一个逻辑电路（如NOR门212）来接收分别模拟行解码时段和列解码时段的两条独立延迟路径的输出，并在这两个信号都指示完成时才断言最终输出信号。对比文件的延迟路径是单一的、串联的结构。信号依次通过哑位线DBL（模拟位线延迟）和哑字线DWL（模拟字线延迟），最终产生SAE。这里不存在两条独立的、分别模拟“行解码”和“列解码”时段的路径，也没有一个逻辑门来对两个独立的中间信号进行“与”操作（或等效操作）。对比文件的路径模拟的是从选择信号到感放激活的整体路径延迟，而非将行、列解码延迟分开建模后再合并判断。因此，对比文件没有公开“逻辑电路响应于两者完成而处理两个输出信号”这一特征。 |
| **技术特征H**：其特征在于，进一步包括：存储器功率域字线<br>《直接公开》 | 说明书第[0030]段：“... word lines WL extending in a column direction...”； 第[0033]段：“... via inverters BF1-BFn acting as buffer circuits, to word lines WL1-WLn, respectively.” | 对比文件明确公开了存储器中的字线WL，这些字线由行解码器12驱动，用于选择存储单元MC。字线WL是存储器阵列的一部分，其电压摆幅通常为存储器电源电压，因此属于“存储器功率域字线”。该特征被对比文件直接公开。 |
| **技术特征I**：字线发展路径，其被配置成响应于所述存储器时钟信号的边沿而将所述字线断言为所述存储器电源电压，其中字线电压的断言与所述存储器时钟信号的所述边沿之间的延迟等于行解码时段，并且其中所述第一延迟电路被配置成使得所述所模拟的行解码时段等于所述行解码时段。<br>《隐含公开》 | 说明书第[0033]段：“The row decoder 12 is configured to receive select signals SR1-SRn (first drive signal) for selecting the memory cells MC as input from the control circuit 14. These select signals SR1-SRn are supplied, via inverters BF1-BFn acting as buffer circuits, to word lines WL1-WLn, respectively.”； 第[0036]段：“... the dummy bit line DBL and dummy word line DWL ... to generate the sense amplifier activation signal SAE.” | 对比文件公开了字线发展路径：控制电路14发出选择信号SR，经过行解码器12和缓冲器BF1-BFn，最终驱动字线WL。从选择信号SR的边沿到字线WL被断言（例如，充电至高电平）之间的延迟，即为实际的行解码（或字线驱动）延迟。同时，对比文件公开了使用哑位线DBL和哑字线DWL（以及延迟电路141和缓冲器BFo）来模拟从选择信号SRd到感放激活信号SAE的路径延迟。该模拟路径旨在匹配（即等于）实际字线发展路径（以及位线相关路径）的延迟，以确保感放的正确激活时序。因此，可以合理推断对比文件中的第一延迟电路（即整个模拟路径）被配置为使得其模拟的延迟等于实际的行解码（及后续）延迟。故该技术特征被对比文件隐含公开。 |
| **技术特征J**：其特征在于，所述字线发展路径包括具有第一长度的行解码总线，并且其中所述第一延迟电路包括具有等于所述第一长度的第二长度的哑行解码总线。<br>《直接公开》 | 说明书第[0036]段：“The dummy word line DWL also is provided to have a length matched to the dimension (size, width) of the memory cell array 11...”； 第[0039]段：“The dummy word line DWL preferably has a structure ... in which the dummy word line DWL extends along the column direction and doubled back...” | 对比文件明确教导，哑字线DWL被设置成具有与存储单元阵列11的尺寸（大小、宽度）相匹配的长度。存储单元阵列的尺寸直接决定了实际字线WL的长度。因此，哑字线DWL的长度等于（或匹配于）实际字线WL的长度。在实际电路中，从行解码器输出到字线驱动器的路径可能包含总线结构，哑字线DWL模拟的就是这部分导线的电学特性（电阻、电容）。所以，哑字线DWL即相当于目标专利中的“哑行解码总线”，其长度等于实际“行解码总线”（即字线发展路径中的导线）的长度。该特征被直接公开。 |
| **技术特征K**：其特征在于，所述哑行解码总线包括折叠的哑行解码总线。<br>《直接公开》 | 说明书第[0039]段：“The dummy word line DWL preferably has a structure ... in which the dummy word line DWL extends along the column direction and doubled back at a central vicinity of the memory cell array 11 in the column direction...”； 图1明确显示了哑字线DWL的折回结构。 | 对比文件明确描述了哑字线DWL具有“折回（doubled back）”结构，即在列方向中央附近折返。这种结构就是“折叠的”布线方式，目的是在有限布局空间内实现与长字线匹配的导线长度。因此，“折叠的哑行解码总线”这一特征被对比文件直接公开。 |
| **技术特征L**：其特征在于，进一步包括：哑字线，其中所述逻辑门被配置成使用所断言的逻辑输出信号来驱动所述哑字线<br>《未公开》 | 说明书第[0036]段：“An output signal of the delay circuit 141 is supplied to the dummy word line DWL.” | 对比文件确实包括哑字线DWL。但是，驱动哑字线DWL的信号是延迟电路141的输出信号。对比文件中没有公开如目标专利权利要求中所述的“逻辑电路”（如NOR门212）及其产生的“逻辑输出信号”。在对比文件中，驱动哑字线DWL的信号来自一个串联延迟链的中间节点，并非来自一个对两个独立路径输出进行逻辑处理的门电路。因此，目标专利中“逻辑门被配置成使用所断言的逻辑输出信号来驱动所述哑字线”这一特定配置未被对比文件公开。 |
| **技术特征M**：以及哑位线，其被配置成响应于所述哑字线的断言而被放电。<br>《未公开》 | 图1显示信号流向为：SRd -> BFd/ND1 -> DBL -> 延迟电路141 -> DWL -> BFo -> SAE。哑位线DBL位于哑字线DWL的上游。 | 在对比文件中，哑位线DBL和哑字线DWL是串联在延迟路径中的两个顺序元件。信号先经过哑位线DBL，再经过延迟电路141，然后才到达哑字线DWL。哑位线DBL的“断言”（即信号传播通过它）发生在哑字线DWL被“断言”之前，并且不是由哑字线DWL的断言触发的。目标专利中，哑位线285的放电是直接由哑字线295的断言（通过反相器280）触发的，这是一种因果关系。对比文件没有公开这种哑字线驱动哑位线放电的配置。 |
| **技术特征N**：其特征在于，进一步包括：第三延迟电路，其被配置成响应于所述哑位线的放电之后所模拟的写操作时段的完成而断言就绪输出信号，其中所述所模拟的写操作时段等于用于存储器位单元的写操作时段。<br>《未公开》 | 无相关描述。 | 对比文件涉及的是读操作中感测放大器激活信号的时序生成，其SAE信号用于启动感测放大器的检测/放大操作。对比文件完全没有提及任何与“写操作时段”模拟相关的电路，也没有“就绪输出信号”（如目标专利的readyb）来指示写操作完成。目标专利的该特征专门针对写操作完成时间的建模，而对比文件解决的是读操作中的时序问题。因此，该技术特征未被对比文件公开。 |
| **技术特征O**：其特征在于，进一步包括：多条可选支路，其耦合在所述哑位线与地之间，其中每条可选支路由对应调谐信号控制成传导。<br>《未公开》 | 无相关描述。 | 对比文件的说明书中没有任何关于在哑位线DBL上设置可选放电支路或调谐信号的内容。目标专利的该特征（如图2中的晶体管M5、M6和调谐信号201-203）用于工艺角调谐，以精确模拟不同工艺下位线的放电速度。这是一个具体的电路实现细节，对比文件未给出任何教导或启示。 |
| **技术特征P**：其特征在于，进一步包括：存储器功率域位线<br>《直接公开》 | 说明书第[0030]段：“... bit line pairs BL, /BL extending in a row direction...” | 对比文件明确公开了存储器中的位线对BL， /BL。位线是存储器阵列的一部分，用于读写数据，其工作电压为存储器电源电压，因此属于“存储器功率域位线”。该特征被对比文件直接公开。 |
| **技术特征Q**：位线发展路径，其被配置成响应于所述存储器时钟信号的边沿并响应于要被写入位单元的数据信号而使所述位线放电，其中所述位线的放电与所述存储器时钟信号的所述边沿之间的延迟等于列解码时段，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段的至少一部分。<br>《隐含公开》 | 说明书第[0036]段：“The dummy bit line DBL is provided to have a length matched to a dimension (size, width) of the memory cell array 11... As a result, the dummy bit line DBL can be given a resistance value and capacitance value compatible with the dimension of the memory cell array 11.” | 对比文件公开了实际的位线BL，并指出哑位线DBL被设计为具有与实际位线BL匹配的尺寸和电特性（电阻、电容）。这意味着哑位线DBL用于模拟实际位线路径的RC延迟。在存储器写操作中，位线放电路径（包括列解码、数据驱动等）的延迟是列解码时段的重要组成部分。对比文件虽未明确描述写操作和“列解码时段”，但其教导了使用哑位线来模拟位线相关的物理延迟。本领域技术人员可以理解，这种模拟的延迟对应于实际位线发展路径（包括放电）延迟的至少一部分。因此，可以合理推断对比文件中的第二延迟电路（包含哑位线DBL）被配置为模拟列解码时段的至少一部分。故该特征被隐含公开。 |
| **技术特征R**：其特征在于，所述第二延迟电路包括具有被配置成对跨至少一个存储器组的传输延迟进行建模的长度的哑位总线。<br>《直接公开》 | 说明书第[0036]段：“The dummy bit line DBL is provided to have a length matched to a dimension (size, width) of the memory cell array 11...”。 第[0030]段描述了存储单元阵列11由多个存储单元MC组成。 | 对比文件明确公开了哑位线DBL具有与存储单元阵列11尺寸相匹配的长度。存储单元阵列的尺寸（宽度）直接决定了位线需要跨越的存储器组的长度。因此，具有匹配长度的哑位线DBL就是用于“对跨至少一个存储器组的传输延迟进行建模”的“哑位总线”。该特征被直接公开。 |
| **技术特征S**：其特征在于，所述位线发展路径包括具有写时钟总线传播延迟的写时钟总线，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段减去所述写时钟总线传播延迟。<br>《未公开》 | 无相关描述。 | 对比文件涉及的是SRAM读操作的时序控制，其路径中不包含“写时钟总线”。目标专利的“写时钟总线”是其写操作路径（位线发展路径102）中的特定组成部分，用于传输写时钟信号。对比文件没有提及任何与“写时钟总线”相关的概念或结构，因此也不可能公开关于从列解码时段中减去其传播延迟的配置。 |
| **技术特征T**：其特征在于，进一步包括耦合在所述哑字线与所述哑位线之间的反相器，其中所述反相器被配置成响应于所述哑字线的断言而使所述哑位线放电。<br>《未公开》 | 图1显示哑位线DBL和哑字线DWL之间是延迟电路141，而非一个简单的反相器。 | 对比文件中，哑位线DBL和哑字线DWL通过延迟电路141连接。延迟电路141可能由多个反相器级联构成（说明书第[0037]段提及），但其功能是提供可调的延迟，而非简单地作为哑字线驱动哑位线放电的开关。目标专利中，反相器280的作用是在哑字线295断言时，立即（或经过固定门延迟）驱动哑位线285放电。这是一种特定的直接驱动关系。对比文件的电路结构不同，没有公开这种在哑字线和哑位线之间直接设置反相器以控制放电的配置。 |
| **技术特征U**：其特征在于，所述哑位总线包括金属层中对应的迹线。<br>《直接公开》 | 说明书第[0036]段：“The dummy bit line DBL is formed in an unoccupied region of the row decoder 12.”； 结合本领域公知常识，位线和哑位线通常在集成电路的金属层中制作。 | 对比文件明确指出哑位线DBL形成在行解码器12的未占用区域。在半导体制造中，此类互连线（如位线、字线）通常是在金属层中形成的迹线。因此，本领域技术人员能够毫无疑义地确定，哑位线DBL（即哑位总线）包括金属层中对应的迹线。该特征被直接公开。 |
| **技术特征V**：其特征在于，所述哑位总线包括折叠的哑位总线。<br>《隐含公开》 | 说明书第[0039]段描述了哑字线DWL的折叠结构。虽然未明确描述哑位线DBL折叠，但第[0036]段指出哑位线DBL的长度与存储单元阵列尺寸匹配。 | 对比文件明确教导了哑字线DWL可以采用折叠结构（doubled-back）来在有限空间内实现与长字线匹配的长度。对于哑位线DBL，说明书同样指出其长度需要匹配存储单元阵列的尺寸。当阵列尺寸很大，导致位线很长时，为了在布局中节省面积，本领域技术人员根据对比文件对哑字线采用折叠结构的教导，很容易想到也可以对哑位线采用类似的折叠结构，以实现长导线所需的匹配长度。这是一种常规的布局优化技术。因此，该技术特征被对比文件隐含公开。 |
<<<H>>><<<J>>><<<K>>><<<P>>><<<R>>><<<U>>>
<<<a>>><<<b>>><<<d>>><<<f>>><<<i>>><<<q>>><<<v>>>