**对比文件名称**：2013-07-18_US2013182514A_发明申请_US20130182514A1 Mimicking Multi-Voltage Domain Wordline Decoding Logic for a Memory Array
**目标专利名称**：182跨不同功率域的字线和位线跟踪CN107438883B
**本次调用模型名称**：深度分析模型
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：第一延迟电路，其被配置成将存储器时钟延迟所模拟的行解码时段以产生第一输出信号<br>**判断结果**：未被直接公开，也未被隐含公开 | 对比文件未直接提及“将存储器时钟延迟以模拟行解码时段”。对比文件中的多电压域模拟逻辑22（multi-voltage domain mimic logic 22）用于生成哑字线（WLDUMMY），其触发是基于地址索引位（如n8）的翻转，而非直接延迟存储器时钟信号（CLK）。见[0033]段：“当所述时钟信号(CLK)和所述动态锁存器使能信号(EN)都被断言时，所述真值或所述索引位n8的补值中的任一者从所述默认逻辑值翻转到相反逻辑值(例如，从逻辑0翻转到逻辑1)...作为响应，所述多电压域模拟逻辑22模拟所述多电压域解码逻辑20以由此断言所述哑字线(WLDUMMY)。” | 目标专利的第一延迟电路明确用于“将存储器时钟延迟所模拟的行解码时段”。其模拟的是从时钟边沿到字线断言的行解码延迟路径。对比文件的模拟逻辑22虽然也模拟了字线解码逻辑的延迟，但其触发和模拟的核心是“地址解码路径”的延迟，响应于地址锁存事件（索引位n8的翻转），而非直接对“存储器时钟信号”进行延迟以模拟行解码时段。两者模拟的触发源和延迟路径本质不同。本领域技术人员无法从对比文件中毫无疑义地得出或合理推断出“将存储器时钟延迟以模拟行解码时段”的技术方案。 |
| **技术特征B**：，所述第一延迟电路包括配置成延迟存储器时钟信号以提供经延迟信号的逻辑功率域部分，<br>**判断结果**：未被直接公开，也未被隐含公开 | 对比文件中的低电压域模拟逻辑32（low voltage domain mimic logic 32）在低电压域中操作。然而，其输入和处理的是地址信号（索引位n8的真值和补值），而非存储器时钟信号（CLK）。见[0033]段：“所述低电压域模拟逻辑32接收所述索引位n8的真值和补值...所述低电压域模拟逻辑32在所述低电压域中处理所述索引位n8的所述真值和补值以生成输出信号。” | 目标专利明确要求第一延迟电路的一部分在“逻辑功率域”中“延迟存储器时钟信号”。对比文件低电压域模拟逻辑32确实在低电压域（相当于逻辑功率域）中，但其延迟的对象是地址索引位，不是时钟信号。本领域技术人员无法从对比文件公开的“处理地址索引位”的内容中，毫无疑义地得出或合理推断出“延迟存储器时钟信号”的技术特征。 |
| **技术特征C**：所述第一延迟电路进一步包括配置成根据存储器电源电压来对所述经延迟信号进行电平移位以产生所述第一输出信号的第一电平移位器<br>**判断结果**：未被直接公开，也未被隐含公开 | 对比文件中的最终模拟逻辑36（final mimic logic 36）在高电压域（相当于存储器功率域）中操作，并输出哑字线（WLDUMMY）。它接收来自低电压域和高电压域模拟逻辑的信号。见[0036]段：“所述最终模拟逻辑36...当所述低电压域模拟逻辑32的所述输出和所述高电压域模拟逻辑34的所述输出两者都是逻辑1时...所述内部节点122...被拉至所述低参考电压(VSS)...所述内部节点122处的所述逻辑0由所述反相器120反相以断言所述哑字线(WLDUMMY)为高。” | 目标专利的“第一电平移位器”是明确作为第一延迟电路的一部分，用于对来自逻辑功率域的“经延迟信号”进行电平移位，以产生第一输出信号。对比文件的最终模拟逻辑36虽然在高电压域输出信号，但其是一个组合了来自两个电压域信号的模拟电路（模仿最终解码逻辑30），其功能是“模拟最终解码逻辑”，并非作为一个独立的电平移位器来专门对来自逻辑功率域的延迟信号进行电平移位。两者结构、功能定位不同。本领域技术人员无法从对比文件公开的最终模拟逻辑电路中，毫无疑义地得出或合理推断出“第一电平移位器”这一特定技术特征。 |
| **技术特征D**：第二延迟电路，其被配置成将所述存储器时钟信号延迟所模拟的列解码时段以产生第二输出信号<br>**判断结果**：未被直接公开，也未被隐含公开 | 对比文件全文未提及“列解码时段”（column decode period）的概念，也未公开任何专门用于模拟列解码或位线发展路径延迟的电路。对比文件的模拟逻辑22和后续控制逻辑24均围绕字线解码路径的模拟和控制展开。 | 目标专利的第二延迟电路专门用于模拟“列解码时段”，即与位线发展相关的延迟。这是目标专利为解决跨功率域延迟建模问题的核心创新点之一。对比文件完全未涉及对位线路径或列解码延迟的建模。本领域技术人员无法从对比文件中毫无疑义地得出或合理推断出存在这样一个“第二延迟电路”。 |
| **技术特征E**：，所述第二延迟电路包括配置成将所述存储器时钟信号电平移位成存储器功率域哑写时钟的第二电平移位器，<br>**判断结果**：未被直接公开，也未被隐含公开 | 对比文件中的预解码逻辑电平移位器18（pre-decoding logic level shifter 18）将地址索引位nN从低电压域电平移位到高电压域（见[0017]段），而非对存储器时钟信号进行电平移位。 | 目标专利的“第二电平移位器”明确用于将“存储器时钟信号”电平移位成“存储器功率域哑写时钟”。对比文件的电平移位器处理的对象是地址信号，而非时钟信号，且目的也不是产生“哑写时钟”。本领域技术人员无法从对比文件中得出或推断出此特征。 |
| **技术特征F**：所述第二延迟电路进一步包括配置成将所述哑写时钟延迟成所述第二输出信号的存储器功率域部分<br>**判断结果**：未被直接公开，也未被隐含公开 | 对比文件中不存在“哑写时钟”（dummy write clock）的概念，也没有将此类时钟延迟的存储器功率域部分。 | 目标专利的此特征与“哑写时钟”及其在存储器功率域中的延迟紧密相关。由于对比文件未公开“哑写时钟”，自然也不存在将其延迟的存储器功率域部分。本领域技术人员无法从对比文件中得出或推断出此特征。 |
| **技术特征G**：以及逻辑电路，其被配置成响应于所述所模拟的行解码时段和所述所模拟的列解码时段两者的完成而处理所述第一输出信号和所述第二输出信号以断言逻辑输出信号。<br>**判断结果**：隐含公开 | 对比文件中的最终模拟逻辑36（final mimic logic 36）是一个逻辑电路，它接收来自低电压域模拟逻辑32和高电压域模拟逻辑34的输出信号，并当这两个输出信号均为逻辑1时，断言（拉高）哑字线（WLDUMMY）作为其逻辑输出信号。见[0036]段：“当所述低电压域模拟逻辑32的所述输出和所述高电压域模拟逻辑34的所述输出两者都是逻辑1时...所述内部节点122...被拉至所述低参考电压(VSS)...所述内部节点122处的所述逻辑0由所述反相器120反相以断言所述哑字线(WLDUMMY)为高。” | 虽然对比文件中模拟的是字线解码路径中的低电压域和高电压域部分（而非目标专利的行解码和列解码），但其“最终模拟逻辑36”在结构和功能上，与本领域技术人员所理解的“逻辑电路，其被配置成响应于两个模拟延迟路径的完成而处理两个输出信号以断言逻辑输出信号”是相同的。即，都是等待两个模拟延迟信号有效后，才产生最终的输出信号。根据宽松的隐含公开判断标准，本领域技术人员有可能从对比文件公开的“最终模拟逻辑36响应于低电压域和高电压域模拟逻辑输出的完成而断言哑字线”这一方案中，合理推断出“使用逻辑电路响应于两个模拟延迟（无论是行和列，还是其他划分）的完成而断言输出信号”的通用技术手段。因此，该技术特征被隐含公开。 |
| **技术特征H**：其特征在于，进一步包括：存储器功率域字线<br>**判断结果**：直接公开 | 对比文件中的存储器阵列12（memory array 12）处于高电压域（见[0015]段），其字线WL1至WLM（WL1 through WLM）由多电压域解码逻辑电路20在高电压域中生成（见[0031]段）。高电压域相当于目标专利的存储器功率域。 | 对比文件明确公开了处于高电压域（即存储器功率域）的字线（WL）。本领域技术人员能够毫无疑义地得出此技术特征。 |
| **技术特征I**：字线发展路径，其被配置成响应于所述存储器时钟信号的边沿而将所述字线断言为所述存储器电源电压，其中字线电压的断言与所述存储器时钟信号的所述边沿之间的延迟等于行解码时段，并且其中所述第一延迟电路被配置成使得所述所模拟的行解码时段等于所述行解码时段。<br>**判断结果**：直接公开 | 1. 字线发展路径：对比文件的多电压域解码逻辑电路20响应于时钟信号CLK和使能信号EN的断言（上升沿）锁存地址，并解码生成字线WL（见[0016]，[0031]段）。字线的断言与时钟边沿之间存在延迟。<br>2. 延迟相等：对比文件的模拟逻辑22被设计为“模拟”（mimic）多电压域解码逻辑20，其生成的哑字线（WLDUMMY）被描述为“跟踪”（track）实际被断言的字线，即哑字线的边沿与真实字线的边沿时间对齐（见[0020]段：“哑字线(WLDUMMY)的上升沿和下降沿与由索引位n2至nN索引的被断言字线(WL)的上升沿和下降沿时间对齐”）。这意味着模拟逻辑22所模拟的延迟（即哑字线的断言延迟）等于实际字线发展路径的延迟（即真实字线的断言延迟）。 | 对比文件公开了响应于时钟信号（通过使能信号）断言字线的字线发展路径，且该路径存在延迟。同时，公开了用于模拟该字线发展路径延迟的模拟逻辑（第一延迟电路的类比），并明确该模拟逻辑产生的哑字线延迟与实际字线延迟相等（即“跟踪”）。这直接对应于目标专利中“所模拟的行解码时段等于行解码时段”的技术特征。本领域技术人员能够毫无疑义地得出此结论。 |
| **技术特征J**：其特征在于，所述字线发展路径包括具有第一长度的行解码总线，并且其中所述第一延迟电路包括具有等于所述第一长度的第二长度的哑行解码总线。<br>**判断结果**：未被直接公开，也未被隐含公开 | 对比文件全文未提及“行解码总线”（row decode bus）或其长度。解码逻辑由逻辑门（如NAND门）和最终解码电路组成，并未描述任何具有特定长度的物理总线结构。 | 目标专利的“哑行解码总线”是为了精确模拟实际行解码总线上的RC传输延迟而设置的物理结构（金属迹线）。对比文件完全没有涉及任何总线结构及其长度的匹配。本领域技术人员无法从对比文件中得出或推断出此特征。 |
| **技术特征K**：其特征在于，所述哑行解码总线包括折叠的哑行解码总线。<br>**判断结果**：未被直接公开，也未被隐含公开 | 对比文件未公开“哑行解码总线”，更未提及“折叠的”哑行解码总线。 | 基于技术特征J未被公开，此进一步限定的特征自然也未被公开。 |
| **技术特征L**：其特征在于，进一步包括：哑字线，其中所述逻辑门被配置成使用所断言的逻辑输出信号来驱动所述哑字线<br>**判断结果**：直接公开 | 对比文件明确包括“哑字线”（dummy wordline, WLDUMMY），它由最终模拟逻辑36（即逻辑门电路）的输出驱动。见[0036]段：“所述内部节点122处的所述逻辑0由所述反相器120反相以断言所述哑字线(WLDUMMY)为高。” | 对比文件直接公开了“哑字线”以及使用逻辑电路（最终模拟逻辑36，包含反相器120）的输出来驱动该哑字线。本领域技术人员能够毫无疑义地得出此技术特征。 |
| **技术特征M**：以及哑位线，其被配置成响应于所述哑字线的断言而被放电。<br>**判断结果**：直接公开 | 对比文件的控制逻辑24中包括“模拟位线”（mimic bit line, BLMIMIC）。见[0045]段：“一旦所述哑字线(WLDUMMY)被所述多电压域模拟逻辑22断言为高，所述晶体管124...被导通。当所述晶体管124被导通时，所述模拟位线(BLMIMIC)...被放电至逻辑0。”晶体管124的栅极由哑字线（WLDUMMY）控制。 | 对比文件明确公开了“哑位线”（即模拟位线BLMIMIC），并且其被配置为响应于哑字线（WLDUMMY）的断言（变高）而通过晶体管124放电。本领域技术人员能够毫无疑义地得出此技术特征。 |
| **技术特征N**：其特征在于，进一步包括：第三延迟电路，其被配置成响应于所述哑位线的放电之后所模拟的写操作时段的完成而断言就绪输出信号，其中所述所模拟的写操作时段等于用于存储器位单元的写操作时段。<br>**判断结果**：直接公开 | 对比文件中，模拟按摩电路132（mimic massage circuit 132）在模拟位线（BLMIMIC）放电（被拉低）后，会引入一个额外的动态延迟（其输出由高变低），该延迟是低电压域电源电压的函数，模拟了读/写操作所需的额外时间（见[0042]，[0047]段）。该电路的输出最终用于触发字线复位电路134，产生WL RESET信号（见[0044]段），该信号用于复位（结束）字线，相当于一个表示“操作完成”的就绪信号。 | 对比文件公开了在哑位线（BLMIMIC）放电后，通过一个电路（模拟按摩电路132）引入一个模拟的“操作时段”延迟，然后断言一个输出信号（WL RESET）来结束字线操作。这实质上公开了“第三延迟电路”响应于哑位线放电后模拟的操作时段完成而断言就绪输出信号（WL RESET）的技术方案。本领域技术人员能够毫无疑义地得出此特征。 |
| **技术特征O**：其特征在于，进一步包括：多条可选支路，其耦合在所述哑位线与地之间，其中每条可选支路由对应调谐信号控制成传导。<br>**判断结果**：未被直接公开，也未被隐含公开 | 对比文件中，模拟位线（BLMIMIC）通过单个晶体管124放电至地（见[0045]段），没有公开多条由独立调谐信号控制的可选放电支路。 | 目标专利的“多条可选支路”用于工艺角调谐，是对放电路径的精细控制。对比文件仅公开了单一的、固定的放电路径。本领域技术人员无法从对比文件中毫无疑义地得出或合理推断出此特征。 |
| **技术特征P**：其特征在于，进一步包括：存储器功率域位线<br>**判断结果**：直接公开 | 对比文件的存储器阵列12包括位线，且整个阵列处于高电压域（存储器功率域）（见[0015]段）。控制逻辑24生成的预充电控制信号（PRECH）就是用于预充电存储器阵列12中的位线（见[0038]，[0040]段）。 | 对比文件明确其存储器阵列处于高电压域（存储器功率域），且必然包含位线。本领域技术人员能够毫无疑义地得出存在“存储器功率域位线”这一技术特征。 |
| **技术特征Q**：位线发展路径，其被配置成响应于所述存储器时钟信号的边沿并响应于要被写入位单元的数据信号而使所述位线放电，其中所述位线的放电与所述存储器时钟信号的所述边沿之间的延迟等于列解码时段，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段的至少一部分。<br>**判断结果**：未被直接公开，也未被隐含公开 | 对比文件未描述位线发展路径，也未提及“列解码时段”。其位线的预充电和读操作由控制逻辑24基于哑字线生成的控制信号管理（见[0038]段），但未涉及与时钟边沿相关的、用于写操作的位线放电延迟路径建模。 | 目标专利的“位线发展路径”和“列解码时段”是其核心发明点，用于建模位线放电延迟。对比文件完全没有涉及这部分内容。本领域技术人员无法从对比文件中得出或推断出此特征。 |
| **技术特征R**：其特征在于，所述第二延迟电路包括具有被配置成对跨至少一个存储器组的传输延迟进行建模的长度的哑位总线。<br>**判断结果**：未被直接公开，也未被隐含公开 | 对比文件中不存在“哑位总线”（dummy bit bus）的概念。 | 由于对比文件未公开涉及位线延迟建模的“第二延迟电路”，因此作为其组成部分的“哑位总线”自然也未被公开。 |
| **技术特征S**：其特征在于，所述位线发展路径包括具有写时钟总线传播延迟的写时钟总线，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段减去所述写时钟总线传播延迟。<br>**判断结果**：未被直接公开，也未被隐含公开 | 对比文件中不存在“写时钟总线”（write clock bus）的概念。 | 对比文件未涉及位线发展路径的详细结构，因此其中的“写时钟总线”及其传播延迟均未被公开。 |
| **技术特征T**：其特征在于，进一步包括耦合在所述哑字线与所述哑位线之间的反相器，其中所述反相器被配置成响应于所述哑字线的断言而使所述哑位线放电。<br>**判断结果**：未被直接公开，也未被隐含公开 | 对比文件中，哑字线（WLDUMMY）直接连接至NMOS晶体管124的栅极来控制模拟位线（BLMIMIC）的放电（见[0045]段），中间没有反相器。 | 目标专利明确限定了在哑字线和哑位线之间有一个“反相器”。对比文件的电路采用直接连接（哑字线高电平使晶体管导通，位线放电），实现了相同的功能效果，但并未采用“反相器”这一具体构件。本领域技术人员无法从对比文件的具体电路中毫无疑义地得出“反相器”的存在。虽然实现相同功能可能采用不同电路，但作为具体限定的技术特征“反相器”并未被公开。 |
| **技术特征U**：其特征在于，所述哑位总线包括金属层中对应的迹线。<br>**判断结果**：未被直接公开，也未被隐含公开 | 对比文件未公开“哑位总线”。 | 由于“哑位总线”本身未被公开，其具体实现方式“金属层中对应的迹线”自然也未被公开。 |
| **技术特征V**：其特征在于，所述哑位总线包括折叠的哑位总线。<br>**判断结果**：未被直接公开，也未被隐含公开 | 对比文件未公开“哑位总线”。 | 由于“哑位总线”本身未被公开，其进一步特征“折叠的”自然也未被公开。 |
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