**对比文件名称**：2010-12-15_JP4598420B_发明专利_JP4598420B2 Semiconductor memory device, and timing control method
**目标专利名称**：182跨不同功率域的字线和位线跟踪CN107438883B
**本次调用的模型名称**：GPT-4
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：第一延迟电路，其被配置成将存储器时钟延迟所模拟的行解码时段以产生第一输出信号。<br>**判断结果**：未直接公开，也未隐含公开。 | 对比文件第[0025]段：“また、ダミーワード線ＤＷＬには、複数段のインバータ回路２３ａからなる遅延回路２３が接続されており、この遅延回路２３から出力される遅延信号ＩＤＢがダミー用タイミング制御回路１９に入力される。”<br>（此外，在虚拟字线DWL上连接有由多级反相器电路23a构成的延迟电路23，从该延迟电路23输出的延迟信号IDB被输入到虚拟用定时控制电路19。） | 对比文件公开了延迟电路23，其由多个反相器串联构成，对虚拟字线DWL上的信号进行延迟以产生延迟信号IDB。然而，该延迟电路的作用是模拟一个固定延迟时间（由反相器级数设定），用于与虚拟单元路径的延迟进行比较，以在工艺变化时选择较晚的路径信号，从而确保读取操作有足够的裕量。其并非用于“将存储器时钟延迟所模拟的行解码时段”，也未提及“行解码时段”的概念。在目标专利中，第一延迟电路用于模拟跨逻辑和存储器功率域的行解码路径延迟，其延迟时间取决于电源电压，作用完全不同。因此，本领域技术人员无法从对比文件中毫无疑义地得出或合理推断出技术特征A的技术方案。 |
| **技术特征B**：所述第一延迟电路包括配置成延迟存储器时钟信号以提供经延迟信号的逻辑功率域部分。<br>**判断结果**：未直接公开，也未隐含公开。 | 对比文件未明确提及“逻辑功率域”。延迟电路23由反相器构成，但未说明其供电域或属于逻辑功率域。 | 目标专利明确区分了逻辑功率域（CX）和存储器功率域（MX），第一延迟电路的部分位于逻辑功率域。对比文件全文未提及任何关于不同功率域划分的概念，其电路（包括延迟电路23）的供电情况未作区分。因此，对比文件既未公开也未暗示存在一个专用于延迟“存储器时钟信号”的“逻辑功率域部分”。 |
| **技术特征C**：所述第一延迟电路进一步包括配置成根据存储器电源电压来对所述经延迟信号进行电平移位以产生所述第一输出信号的第一电平移位器。<br>**判断结果**：未直接公开，也未隐含公开。 | 对比文件中未提及任何“电平移位器”（level shifter）。 | 电平移位器是用于在不同电压域之间转换信号电平的关键部件，是目标专利中连接逻辑功率域和存储器功率域的必要元件。对比文件解决的是工艺变化下的时序裕量问题，不涉及不同电源电压域之间的信号交互，因此完全没有提及电平移位器。本领域技术人员无法从对比文件中推理出该特征。 |
| **技术特征D**：第二延迟电路，其被配置成将所述存储器时钟信号延迟所模拟的列解码时段以产生第二输出信号。<br>**判断结果**：未直接公开，也未隐含公开。 | 对比文件第[0024]段：“ダミービット線ＤＢＬ，ＸＤＢＬは、ダミー用タイミング制御回路１９に接続されており、セルフタイミング用メモリセル２２ａから読み出された相補のダミー信号ＤＢ，ＸＤＢがそのタイミング制御回路１９に入力される。”<br>（虚拟位线DBL，XDBL连接到虚拟用定时控制电路19，从自定时用存储单元22a读出的互补虚拟信号DB，XDB被输入到该定时控制电路19。） | 对比文件中的虚拟单元路径（包括虚拟单元22a和虚拟位线DBL/XDBL）可以视为一条信号路径，其输出虚拟信号XDB。该路径模拟了真实存储单元读取时位线放电的延迟。然而，该路径并非一个主动配置的“延迟电路”，而是通过虚拟单元的物理特性自然产生的延迟。更重要的是，其作用是模拟**读取操作**中位线放电的延迟，以控制感应放大器的启动时间。而目标专利的“第二延迟电路”是用于模拟**写操作**中“列解码时段”的延迟。二者模拟的操作类型和目的均不同。因此，对比文件未公开技术特征D。 |
| **技术特征E**：所述第二延迟电路包括配置成将所述存储器时钟信号电平移位成存储器功率域哑写时钟的第二电平移位器。<br>**判断结果**：未直接公开，也未隐含公开。 | 对比文件中未提及任何“电平移位器”或“哑写时钟”。 | 如特征C所述，电平移位器在对比文件中不存在。“哑写时钟”是目标专利中位线发展路径中的一个特定内部时钟信号。对比文件中没有对应概念。 |
| **技术特征F**：所述第二延迟电路进一步包括配置成将所述哑写时钟延迟成所述第二输出信号的存储器功率域部分。<br>**判断结果**：未直接公开，也未隐含公开。 | 对比文件第[0024]段描述了虚拟位线路径，该路径位于存储阵列外围，但未明确将其划分为“存储器功率域部分”。 | 对比文件中的虚拟位线路径可能全部由存储器电源供电，但文件中并未明确进行功率域划分。更重要的是，该路径并非用于延迟一个“哑写时钟”。目标专利中该特征与电平移位器（特征E）和特定的写操作时序建模紧密相关，对比文件缺乏这些前提。 |
| **技术特征G**：以及逻辑电路，其被配置成响应于所述所模拟的行解码时段和所述所模拟的列解码时段两者的完成而处理所述第一输出信号和所述第二输出信号以断言逻辑输出信号。<br>**判断结果**：**隐含公开 (g)** | 对比文件第[0026]段：“ダミー用タイミング制御回路１９は、２つのインバータ回路１９ａ，１９ｂとナンド回路１９ｃとからなる論理回路であって、入力される遅延信号ＩＤＢとダミー信号ＸＤＢとに基づいてセルフリセット信号ＳＴＣＬＫを出力する。”<br>（虚拟用定时控制电路19是由两个反相器电路19a、19b和与非电路19c构成的逻辑电路，基于输入的延迟信号IDB和虚拟信号XDB输出自复位信号STCLK。）<br>第[0027]段：“ナンド回路１９ｃは、各反転信号ＩＤＢＯＵＴ，ＢＤＯＵＴの信号レベルに応じたセルフリセット信号ＳＴＣＫを出力する。すなわち、ダミー用タイミング制御回路１９（ナンド回路１９ｃ）は、遅延信号ＩＤＢとダミー信号ＸＤＢとのうち少なくとも一方がＨレベルである場合、Ｈレベルのセルフリセット信号ＳＴＣＬＫを出力し、両信号が共にＬレベルである場合に、Ｌレベルのセルフリセット信号ＳＴＣＬＫを出力する。” | 对比文件公开的逻辑电路（虚拟用定时控制电路19）接收两个信号：来自延迟电路23的延迟信号IDB和来自虚拟单元路径的虚拟信号XDB。该电路的功能是，只有当两个输入信号都变为低电平时（即，延迟路径和虚拟单元路径都“完成”其信号变化时），其输出信号STCLK才从高电平变为低电平。这实质上是“响应于两个模拟时段（路径延迟）的完成”而改变输出状态。尽管对比文件中两个路径模拟的是读取延迟，而目标专利模拟的是行/列解码写延迟，但就“逻辑电路响应于两条路径的完成而生成一个输出信号”这一通用的电路结构和功能逻辑而言，本领域技术人员可以从对比文件公开的内容中合理推断出该特征。因此，技术特征G被对比文件隐含公开。 |
| **技术特征H**：其特征在于，进一步包括：存储器功率域字线。<br>**判断结果**：未直接公开，也未隐含公开。 | 对比文件第[0022]段提及“ワード線ＷＬ”。 | 对比文件确实公开了字线WL，但未对其供电域进行任何说明或界定。目标专利明确强调该字线位于“存储器功率域”，这是其跨域跟踪方案的基础之一。对比文件未涉及功率域概念，因此未公开此特征。 |
| **技术特征I**：字线发展路径，其被配置成响应于所述存储器时钟信号的边沿而将所述字线断言为所述存储器电源电压，其中字线电压的断言与所述存储器时钟信号的所述边沿之间的延迟等于行解码时段，并且其中所述第一延迟电路被配置成使得所述所模拟的行解码时段等于所述行解码时段。<br>**判断结果**：未直接公开，也未隐含公开。 | 对比文件第[0032]段：“ワード線ドライバ１２によりワード線ＷＬが選択される（Ｈレベルに活性化される）”（通过字线驱动器12选择字线WL（激活为H电平））。未明确提及由“存储器时钟信号的边沿”触发，也未定义“行解码时段”。 | 对比文件描述了字线被激活，但未将其激活路径描述为一个具有特定建模目的的“发展路径”，也未将其延迟量化为“行解码时段”。更重要的是，目标专利的核心之一是第一延迟电路对“行解码时段”的模拟与实际路径延迟“相等”，这是实现准确跟踪的关键。对比文件中延迟电路23的延迟是独立设定的（通过反相器级数），并非为了精确复制某条字线路径的延迟，而是作为一个具有不同工艺特性的参考路径。因此，该特征未被公开。 |
| **技术特征J**：其特征在于，所述字线发展路径包括具有第一长度的行解码总线，并且其中所述第一延迟电路包括具有等于所述第一长度的第二长度的哑行解码总线。<br>**判断结果**：未直接公开，也未隐含公开。 | 对比文件未提及“行解码总线”或其长度匹配。 | 目标专利中通过物理长度和电特性匹配（哑行解码总线）来精确模拟实际总线延迟，这是其高精度建模的手段。对比文件的延迟电路23是由标准逻辑门（反相器）构成，其延迟由晶体管级数和尺寸决定，并非通过复制实际金属连线的长度和特性来实现。该特征未被公开。 |
| **技术特征K**：其特征在于，所述哑行解码总线包括折叠的哑行解码总线。<br>**判断结果**：未直接公开，也未隐含公开。 | 对比文件未提及任何“折叠”的总线结构。 | “折叠”是一种具体的布局技术，用于在有限面积内实现长导线的电学特性。对比文件完全没有涉及此类布局细节。 |
| **技术特征L**：其特征在于，进一步包括：哑字线，其中所述逻辑门被配置成使用所断言的逻辑输出信号来驱动所述哑字线。<br>**判断结果**：未直接公开，也未隐含公开。 | 对比文件第[0024]段提到了“ダミーワード線ＤＷＬ”（虚拟字线DWL）。 | 对比文件确实存在虚拟字线DWL。但是，该虚拟字线DWL是由与真实字线WL相同的选择信号驱动的（见第[0032]段：“ワード線ＷＬと同時にダミーワード線ＤＷＬが選択され”），即它与真实字线同时激活。而目标专利中的哑字线295是由逻辑电路（NOR门212）的输出信号驱动的，该逻辑输出信号是模拟了行、列解码延迟完成后的结果。两者驱动源和时序目的截然不同。因此，对比文件未公开“逻辑门使用逻辑输出信号驱动哑字线”这一特定技术特征。 |
| **技术特征M**：以及哑位线，其被配置成响应于所述哑字线的断言而被放电。<br>**判断结果**：**隐含公开 (m)** | 对比文件第[0032]段：“ワード線ＷＬと同時にダミーワード線ＤＷＬが選択され、ダミービット線ＸＤＢＬの電位が電源電圧ＶＤＤからグランドレベルに徐々に低下する。”<br>（与字线WL同时，虚拟字线DWL被选择，虚拟位线XDBL的电位从电源电压VDD逐渐下降到地电平。） | 对比文件明确公开了当虚拟字线DWL被断言（选择/激活）时，连接的虚拟位线XDBL会放电（电位从高到低变化）。这与技术特征M“哑位线响应于哑字线的断言而被放电”的描述在行为和因果关系上完全一致。尽管在目标专利中，哑字线由逻辑电路驱动，而对比文件中虚拟字线与真实字线同步驱动，但就“哑字线控制哑位线放电”这一子电路功能关系而言，本领域技术人员可以直接从对比文件得出。因此，该特征被隐含公开。 |
| **技术特征N**：其特征在于，进一步包括：第三延迟电路，其被配置成响应于所述哑位线的放电之后所模拟的写操作时段的完成而断言就绪输出信号，其中所述所模拟的写操作时段等于用于存储器位单元的写操作时段。<br>**判断结果**：未直接公开，也未隐含公开。 | 对比文件中不存在“第三延迟电路”。其输出信号（STCLK或STA）用于启动读取操作的感应放大器，而非断言一个表示“写操作完成”的“就绪输出信号”。 | 目标专利的第三延迟电路211用于模拟位单元内部的写操作（翻转）所需的时间，这是写操作跟踪的最后一步。对比文件的整个技术方案围绕**读取操作**的时序控制展开，完全不涉及写操作完成时间的模拟。因此，该特征未被公开。 |
| **技术特征O**：其特征在于，进一步包括：多条可选支路，其耦合在所述哑位线与地之间，其中每条可选支路由对应调谐信号控制成传导。<br>**判断结果**：未直接公开，也未隐含公开。 | 对比文件中未描述任何用于调谐哑位线放电速度的可选支路结构。 | 该特征是目标专利中用于工艺角调谐的特定电路设计。对比文件中没有提及任何类似的调谐机制。 |
| **技术特征P**：其特征在于，进一步包括：存储器功率域位线。<br>**判断结果**：未直接公开，也未隐含公开。 | 对比文件第[0022]段提及“ビット線ＢＬ，ＸＢＬ”。 | 与特征H类似，对比文件公开了位线，但未将其界定为“存储器功率域”位线。 |
| **技术特征Q**：位线发展路径，其被配置成响应于所述存储器时钟信号的边沿并响应于要被写入位单元的数据信号而使所述位线放电，其中所述位线的放电与所述存储器时钟信号的所述边沿之间的延迟等于列解码时段，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段的至少一部分。<br>**判断结果**：未直接公开，也未隐含公开。 | 对比文件中的位线在读取操作中因存储单元导通而放电，并非响应于一个统一的“存储器时钟信号边沿”和“数据信号”的写操作。其虚拟位线路径也是模拟读取放电。 | 目标专利的位线发展路径是针对**写操作**的，其放电由时钟和数据共同决定，并且定义了“列解码时段”。对比文件的位线放电发生在**读取操作**中，机制和目的不同。因此，该特征未被公开。 |
| **技术特征R**：其特征在于，所述第二延迟电路包括具有被配置成对跨至少一个存储器组的传输延迟进行建模的长度的哑位总线。<br>**判断结果**：未直接公开，也未隐含公开。 | 对比文件未提及“哑位总线”或其对跨组传输延迟的建模。虚拟位线DBL/XDBL可能具有一定长度，但文件中未强调其长度是为建模特定传输延迟而设计。 | 该特征与特征J类似，强调通过物理长度匹配来建模传输延迟。对比文件未公开此设计。 |
| **技术特征S**：其特征在于，所述位线发展路径包括具有写时钟总线传播延迟的写时钟总线，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段减去所述写时钟总线传播延迟。<br>**判断结果**：未直接公开，也未隐含公开。 | 对比文件未提及“写时钟总线”这一组件。 | “写时钟总线”及其传播延迟是目标专利位线发展路径中的特定组成部分。对比文件中不存在对应概念。 |
| **技术特征T**：其特征在于，进一步包括耦合在所述哑字线与所述哑位线之间的反相器，其中所述反相器被配置成响应于所述哑字线的断言而使所述哑位线放电。<br>**判断结果**：未直接公开，也未隐含公开。 | 对比文件中，虚拟位线XDBL的放电是通过被激活的虚拟存取晶体管（属于虚拟单元22a）实现的，而非通过一个单独的反相器。 | 目标专利中，哑位线285通过反相器280由哑字线295驱动放电，这是一个特定的电路驱动方式。对比文件中采用虚拟单元直接放电，电路结构不同。因此，该特征未被公开。 |
| **技术特征U**：其特征在于，所述哑位总线包括金属层中对应的迹线。<br>**判断结果**：未直接公开，也未隐含公开。 | 对比文件未描述哑位总线或其构成材料。 | 该特征是具体的物理实现细节，对比文件未公开。 |
| **技术特征V**：其特征在于，所述哑位总线包括折叠的哑位总线。<br>**判断结果**：未直接公开，也未隐含公开。 | 对比文件未提及任何“折叠”的总线结构。 | 同特征K，该布局特征未被公开。 |
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