**对比文件名称：** 2008-04-10_US2008084780A_发明申请_US20080084780A1 Memory write timing system
**目标专利名称：** 跨不同功率域的字线和位线跟踪 CN107438883B
**本次调用的模型名称：** 专利创造性评估模型
### **特征比对表格**
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A**：包括：第一延迟电路，其被配置成将存储器时钟延迟所模拟的行解码时段以产生第一输出信号《未被公开》 | 对比文件提到“delay 14 representing a delay introduced by a normal bit line”（第[0023]段），以及“the delay from the time dummy write driver 12 starts to bring down dummy bitline 16 to activate modified bitcell 18, would be, essentially, the time it takes for the write enable signal to begin changing the state of a standard bitline with the standard write drivers 26”（第[0027]段）。 | **未被公开**。对比文件公开的`delay 14`或“timing column delay”模拟的是位线（bit line）路径的延迟，即从写入驱动器驱动位线到激活位单元（modified bitcell 18）的延迟。这对应于目标专利中的“列解码时段”（位线路径延迟），而非“行解码时段”（字线路径延迟）。目标专利的行解码时段特指字线发展路径（涉及地址解码、行解码总线等）的延迟，对比文件未描述对此类延迟的模拟电路。 |
| **B**：所述第一延迟电路包括配置成延迟存储器时钟信号以提供经延迟信号的逻辑功率域部分，《未被公开》 | 对比文件未明确区分逻辑功率域和存储器功率域，其电路工作在同一电源环境下。 | **未被公开**。目标专利明确区分了逻辑功率域（CX）和存储器功率域（MX），其延迟电路包含在不同功率域的部分。对比文件全文未提及“逻辑功率域”、“存储器功率域”、“CX”、“MX”或不同电源电压域的概念。所有电路（如写入驱动器、延迟单元、位单元）均在同一电源下工作，没有对跨不同功率域的延迟路径进行划分。因此，对比文件未公开延迟电路包含“逻辑功率域部分”这一技术特征。 |
| **C**：所述第一延迟电路进一步包括配置成根据存储器电源电压来对所述经延迟信号进行电平移位以产生所述第一输出信号的第一电平移位器《未被公开》 | 对比文件未描述电平移位器（level shifter）。 | **未被公开**。电平移位器是用于在不同电压域（如逻辑电压域和存储器电压域）之间转换信号电平的电路。目标专利的“第一电平移位器”用于将逻辑功率域的信号移位至存储器功率域电压以产生输出。对比文件未提及任何电平移位器，也未涉及不同电源电压下的信号电平转换需求。因此，该特征未被公开。 |
| **D**：第二延迟电路，其被配置成将所述存储器时钟信号延迟所模拟的列解码时段以产生第二输出信号《隐含公开》 | “delay 14 representing a delay introduced by a normal bit line”（第[0023]段），“dummy bitline 16 which connects dummy write driver through delay 14 to a modified bitcell 18”（第[0023]段），以及“timing column 14a ... will emulate the delay of a standard column of bitcells”（第[0027]段）。 | **隐含公开**。对比文件中的`delay 14`（或`timing column 14a`）模拟了“正常位线”（normal bit line）或“标准位单元列”（standard column of bitcells）的延迟。该延迟位于写入驱动器（dummy write driver 12）和哑位线（dummy bitline 16）之间，用于模拟从写入使能信号有效到驱动位线并影响位单元状态的实际路径延迟。这对应于目标专利中“列解码时段”的至少一部分（位线发展路径的延迟）。该延迟电路接收写入使能信号（由时钟信号触发）并产生延迟后的信号作用于哑位线，从而最终影响输出信号（Write Terminate 20）的生成。因此，本领域技术人员可以合理推断，对比文件公开了用于模拟列解码时段延迟并产生（间接）输出信号的第二延迟电路。 |
| **E**：所述第二延迟电路包括配置成将所述存储器时钟信号电平移位成存储器功率域哑写时钟的第二电平移位器，《未被公开》 | 对比文件未描述电平移位器（level shifter）。 | **未被公开**。同特征C，对比文件未提及任何电平移位器，也未涉及将“存储器时钟信号”移位成“存储器功率域哑写时钟”的概念。写入使能信号24直接驱动哑写入驱动器12，未经过电平转换。因此，该特征未被公开。 |
| **F**：所述第二延迟电路进一步包括配置成将所述哑写时钟延迟成所述第二输出信号的存储器功率域部分《隐含公开》 | “delay 14”或“timing column 14a”被描述为模拟位线/列延迟（第[0023]，[0027]段）。整个延迟路径（从写入驱动器到修改的位单元）均用于写入时序建模，可以视为工作在存储器环境中。 | **隐含公开**。对比文件中的`delay 14`（或`timing column 14a`）连接在哑写入驱动器12和哑位线16之间，其功能是延迟哑写入驱动器输出的信号（可视为一种“哑写时钟”或写入使能信号），以模拟实际位线路径的延迟。该延迟电路位于整个写入时序建模路径中，该路径用于模拟存储器的写入操作，可以合理推断其工作在存储器相关的电压域（即目标专利所述的“存储器功率域”）。因此，对比文件隐含公开了将哑写时钟延迟的“存储器功率域部分”。 |
| **G**：以及逻辑电路，其被配置成响应于所述所模拟的行解码时段和所述所模拟的列解码时段两者的完成而处理所述第一输出信号和所述第二输出信号以断言逻辑输出信号。《未被公开》 | 输出电路（inverter 38）连接到修改的位单元（modified bitcell 18）的节点，用于检测位单元状态变化并产生Write Terminate信号（第[0023]，[0027]段）。 | **未被公开**。目标专利的逻辑电路（如NOR门212）接收分别代表“行解码时段”和“列解码时段”完成的两个独立的延迟输出信号（第一、第二输出信号），并在两者均完成时断言逻辑输出信号（驱动哑字线）。对比文件的输出电路（inverter 38）仅响应于一个事件——修改的位单元18的状态翻转。该状态翻转是哑位线放电（模拟列解码时段的一部分）和位单元内部写操作完成的综合结果，并不涉及对独立的“行解码时段”模拟信号的检测和处理。对比文件没有模拟独立的行解码时段，也没有处理两个独立延迟输出信号的逻辑电路。因此，该特征未被公开。 |
| **H**：其特征在于，进一步包括：存储器功率域字线《直接公开》 | “word line 88”（第[0028]段）。 | **直接公开**。对比文件明确提到了“word line 88”，该字线用于选择存储器阵列中的一行标准位单元（standard bitcells），属于存储器电路的一部分。因此，对比文件直接公开了“存储器功率域字线”这一特征，尽管其未明确使用“功率域”一词，但本领域技术人员能毫无疑义地理解字线是存储器电路中的常规组件。 |
| **I**：字线发展路径，其被配置成响应于所述存储器时钟信号的边沿而将所述字线断言为所述存储器电源电压，其中字线电压的断言与所述存储器时钟信号的所述边沿之间的延迟等于行解码时段，并且其中所述第一延迟电路被配置成使得所述所模拟的行解码时段等于所述行解码时段。《未被公开》 | “upon the falling edge 70 of clock signal 72 a fixed delay 74 is initiated... the word line 88 turns off at transition 90”（第[0028]段）。对比文件描述了时钟边沿触发固定延迟，然后字线关闭，但未描述字线断言路径的详细构成及其与时钟边沿的延迟关系（即行解码时段）。 | **未被公开**。对比文件虽然提到了时钟边沿和字线动作，但并未详细描述“字线发展路径”的构成（例如，包含地址解码器、行解码总线等）。更重要的是，目标专利明确限定了“第一延迟电路被配置成使得所模拟的行解码时段等于所述行解码时段”，即跟踪电路中的延迟路径精确模拟实际字线路径的延迟。对比文件的延迟建模核心在于`delay 14`和修改的位单元18，用于模拟位线延迟和位单元翻转时间，并未设置一个独立的、用于精确模拟字线发展路径（行解码时段）的延迟电路。因此，该特征未被公开。 |
| **J**：其特征在于，所述字线发展路径包括具有第一长度的行解码总线，并且其中所述第一延迟电路包括具有等于所述第一长度的第二长度的哑行解码总线。《未被公开》 | 对比文件未提及“行解码总线”（row decode bus）或“哑行解码总线”（dummy row decode bus）。 | **未被公开**。对比文件完全没有描述字线路径中包含“行解码总线”这一物理结构，更没有描述在跟踪电路中设置一个长度与之匹配的“哑行解码总线”来模拟其延迟。该特征未被公开。 |
| **K**：其特征在于，所述哑行解码总线包括折叠的哑行解码总线。《未被公开》 | 对比文件未提及“行解码总线”或“折叠”结构。 | **未被公开**。对比文件未公开“哑行解码总线”，更不用说其“折叠”的具体结构。该特征未被公开。 |
| **L**：其特征在于，进一步包括：哑字线，其中所述逻辑门被配置成使用所断言的逻辑输出信号来驱动所述哑字线《未被公开》 | 对比文件没有“哑字线”（dummy word line）的描述。逻辑输出信号（Write Terminate 20）直接反馈给写入控制（write control 22）。 | **未被公开**。对比文件中的跟踪机制不涉及“哑字线”。其输出信号（Write Terminate）直接用于终止写入操作，而不是驱动一个用于进一步模拟字线充电延迟的“哑字线”。因此，该特征未被公开。 |
| **M**：以及哑位线，其被配置成响应于所述哑字线的断言而被放电。《未被公开》 | “dummy bitline 16”（第[0023]段）。“dummy write driver 12 ... causes dummy bitline 16 to fall”（第[0023]，[0027]段）。哑位线16响应于哑写入驱动器12的驱动而放电，而非响应于哑字线。 | **未被公开**。对比文件确实公开了“哑位线”（dummy bitline 16）。但是，该哑位线是响应于“哑写入驱动器”（dummy write driver 12）的输出和延迟电路14而放电的。目标专利的特征M明确限定哑位线“响应于所述哑字线的断言而被放电”，这与对比文件的驱动机制完全不同。因此，该特征未被公开。 |
| **N**：其特征在于，进一步包括：第三延迟电路，其被配置成响应于所述哑位线的放电之后所模拟的写操作时段的完成而断言就绪输出信号，其中所述所模拟的写操作时段等于用于存储器位单元的写操作时段。《隐含公开》 | “modified bitcell 18 will change state at a time similar to the standard bitcells and its output signal, Write Terminate, indicates that change of state.”（第[0023]段）。“After a time determined by the delay -Z 14 and the time it takes for the databit to change the state of modified bitcell 18, the state change is reflected in a Write Terminate signal”（第[0023]段）。 | **隐含公开**。对比文件中的“修改的位单元”（modified bitcell 18）及其输出电路（inverter 38）共同构成一个延迟/检测电路。哑位线16的放电（通过delay 14）触发了位单元状态的改变。该位单元被设计为比标准位单元翻转稍慢，其状态翻转的时刻就模拟了标准位单元完成写操作所需的“写操作时段”。当该模拟的写操作完成（即修改的位单元状态翻转）时，输出电路断言“Write Terminate”信号（即就绪输出信号）。因此，修改的位单元18及其输出电路起到了“第三延迟电路”的作用，用于模拟写操作时段并断言就绪信号。 |
| **O**：其特征在于，进一步包括：多条可选支路，其耦合在所述哑位线与地之间，其中每条可选支路由对应调谐信号控制成传导。《隐含公开》 | “dummy write driver 12a may include one or more other switches, NFETs 110, 112, 114, 116... With their control lines 118, 120, 122, 124 controlled by programmable register 126 the desired one of the sixteen possible states can be programmed”（第[0030]段，结合图4）。 | **隐含公开**。对比文件图4的哑写入驱动器12a包含多个并联的晶体管开关（NFETs 110-116），每个开关由独立的控制线（118-124）控制。这些开关并联在哑位线16（通过主开关52）和地之间。通过编程寄存器126设置控制信号，可以选择导通不同数量的开关，从而调节哑位线16的下拉速度（放电时间），以模拟不同工艺角下的延迟。这实质上就是“多条可选支路耦合在哑位线与地之间，每条支路由对应调谐信号控制”。因此，该特征被隐含公开。 |
| **P**：其特征在于，进一步包括：存储器功率域位线《直接公开》 | “standard bitline”（第[0023]段），以及由标准写入驱动器26驱动的位线（第[0023]段）。 | **直接公开**。对比文件明确提到了“standard bitline”（标准位线），这是用于向标准存储器位单元写入数据的位线，属于存储器电路的一部分。因此，对比文件直接公开了“存储器功率域位线”这一特征。 |
| **Q**：位线发展路径，其被配置成响应于所述存储器时钟信号的边沿并响应于要被写入位单元的数据信号而使所述位线放电，其中所述位线的放电与所述存储器时钟信号的所述边沿之间的延迟等于列解码时段，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段的至少一部分。《隐含公开》 | “write control 22 generates a write enable signal 24 which is delivered to all standard write drivers 26 for operating bitcells 28... dummy write driver 12 which, after the delay -Z introduced by delay circuit 14, delivers, on dummy bitline 16, a dummy databit to modify bitcell 18”（第[0023]段）。“timing column 14a ... will emulate the delay of a standard column of bitcells”（第[0027]段）。 | **隐含公开**。对比文件描述了标准写入驱动器26响应于写入使能信号24（由时钟信号触发）使标准位线放电以操作标准位单元28。这构成了实际的“位线发展路径”。同时，跟踪系统使用`delay 14`（或`timing column 14a`）来模拟标准位单元列的延迟，即从写入使能信号有效到位线开始动作的延迟。该模拟的延迟（列延迟）是实际“列解码时段”（位线放电路径延迟）的至少一部分（主要部分）。因此，对比文件隐含公开了该特征。 |
| **R**：其特征在于，所述第二延迟电路包括具有被配置成对跨至少一个存储器组的传输延迟进行建模的长度的哑位总线。《隐含公开》 | “timing column 14a may simply be a replica of a column of bitcells attached to bitlines which will emulate the delay of a standard column of bitcells”（第[0027]段）。 | **隐含公开**。对比文件中的`timing column 14a`被描述为“附接到位线的位单元列的复制品”，用于模拟标准位单元列的延迟。一个“列”（column）可以对应于一个存储器组（bank）或其中的一部分。通过复制一列位单元（包括其连接的位线负载），`timing column 14a`具有特定的物理长度和负载，从而对跨越该列的传输延迟进行建模。这可以理解为一种“具有被配置成对跨至少一个存储器组的传输延迟进行建模的长度的哑位总线”（哑位总线在这里体现为`timing column`所模拟的位线网络）。因此，该特征被隐含公开。 |
| **S**：其特征在于，所述位线发展路径包括具有写时钟总线传播延迟的写时钟总线，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段减去所述写时钟总线传播延迟。《未被公开》 | 对比文件未提及“写时钟总线”（write clock bus）的概念。 | **未被公开**。目标专利明确区分了位线发展路径中的“写时钟总线”及其传播延迟，并指出其跟踪电路模拟的列解码时段扣除了该部分延迟。对比文件的延迟建模（`delay 14`或`timing column 14a`）模拟的是整个位线/列延迟，没有区分或提及“写时钟总线”这一特定部分及其延迟的扣除。因此，该特征未被公开。 |
| **T**：其特征在于，进一步包括耦合在所述哑字线与所述哑位线之间的反相器，其中所述反相器被配置成响应于所述哑字线的断言而使所述哑位线放电。《未被公开》 | 对比文件没有“哑字线”，也没有描述哑字线通过反相器驱动哑位线的结构。哑位线16由哑写入驱动器12驱动。 | **未被公开**。对比文件的结构与目标专利特征T描述的结构完全不同。目标专利是哑字线 -> 反相器 -> 哑位线的驱动链。对比文件是哑写入驱动器 -> 延迟 -> 哑位线。因此，该特征未被公开。 |
| **U**：其特征在于，所述哑位总线包括金属层中对应的迹线。《隐含公开》 | 对比文件未明确描述哑位线（dummy bitline 16）或定时列（timing column 14a）的物理实现。 | **隐含公开**。虽然对比文件未明确说明，但本领域技术人员公知，集成电路中的位线（bitline）通常是在金属层中制作的导电迹线（trace），以连接存储器阵列中的位单元。对比文件中的“dummy bitline 16”和用于模拟列延迟的“timing column 14a”（可视为哑位总线的一种形式）作为实际位线和位单元列的复制品或模拟电路，其物理实现必然遵循相同的设计规则和工艺。因此，本领域技术人员能够合理且毫无疑义地推断，这些哑结构（哑位线/哑位总线）包括在金属层中形成的对应迹线。 |
| **V**：其特征在于，所述哑位总线包括折叠的哑位总线。《未被公开》 | 对比文件未提及“折叠的”（folded）哑位总线结构。 | **未被公开**。对比文件未描述哑位总线或定时列具有“折叠”的布局结构以节省面积。该特征未被公开。 |
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