**对比文件名称**：2002-12-19_US2002191446A_发明申请_US20020191446A1 Semiconductor memory device having self-timing circuit
**目标专利名称**：182跨不同功率域的字线和位线跟踪CN107438883B
**本次调用的模型名称**：DeepSeek
### **特征比对表格**
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A：包括：第一延迟电路，其被配置成将存储器时钟延迟所模拟的行解码时段以产生第一输出信号** <br> **《直接公开》** | [0029] “The dummy word decoder 25, the dummy word line circuit 26, the dummy memory cell 27, and the dummy bit line circuit 28 together constitute a self-timing circuit of the present invention.” <br> [0034] “In the meantime, based on the clock signal CK and the address signal ADDRESS supplied from the exterior of the device, the control circuit 11 controls the dummy word decoder 25 ... thereby supplying a read signal to the dummy memory cell 27. A path along which this read signal propagates is shown as paths P1, P6, and P7.” | 对比文件公开了由虚设字解码器25、虚设字线电路26、虚设存储器单元27和虚设位线电路28构成的自定时电路。该电路接收时钟信号CK，并通过路径P1、P6、P7产生延迟，该延迟用于模拟实际数据访问路径（包括字线激活路径）的延迟，以生成用于控制读出放大器激活的时序控制信号（sense amplifier activation signal）。该时序控制信号即为第一输出信号。因此，对比文件直接公开了“第一延迟电路，其被配置成将存储器时钟延迟所模拟的行解码时段以产生第一输出信号”。 |
| **B：，所述第一延迟电路包括配置成延迟存储器时钟信号以提供经延迟信号的逻辑功率域部分，** <br> **《未公开》** | 未找到对应描述。 | 目标专利中的“逻辑功率域部分”特指在由独立于存储器电源的逻辑电源电压供电的电路域中对信号进行延迟。对比文件的自定时电路虽然也接收时钟信号并产生延迟，但其说明书全文未提及任何关于“逻辑功率域（logic power domain/CX）”与“存储器功率域（memory power domain/MX）”的划分，也未描述电路的不同部分由不同电源电压供电。因此，对比文件未公开第一延迟电路具有“逻辑功率域部分”这一技术特征。 |
| **C：所述第一延迟电路进一步包括配置成根据存储器电源电压来对所述经延迟信号进行电平移位以产生所述第一输出信号的第一电平移位器** <br> **《未公开》** | 未找到对应描述。 | 电平移位器（level shifter）是用于在不同电压域（如逻辑电压域和存储器电压域）之间转换信号电平的特定电路。对比文件的自定时电路（虚设路径）中未描述任何电平移位操作，其电路工作在同一电源环境下，不存在进行电平转换的需求和结构。因此，对比文件未公开“第一电平移位器”这一技术特征。 |
| **D：第二延迟电路，其被配置成将所述存储器时钟信号延迟所模拟的列解码时段以产生第二输出信号** <br> **《隐含公开》** | [0035] “A dummy-memory-cell signal read from the dummy memory cell 27 is supplied to the control circuit 11 through dummy bit lines of the dummy bit line circuit 28 ... Based on this dummy-memory-cell signal, the control circuit 11 supplies a sense amplifier activation signal...” <br> [0051] “The dummy bit lines 34 carry the dummy data (dummy-memory-cell signals) of the dummy memory cell 27, and supplies it to the buffer 35 ... followed by supplying the amplified signal to the control circuit 11.” | 对比文件的自定时电路模拟了整个数据访问路径的延迟，该路径不仅包括字线部分（对应行解码），也包括从虚设存储器单元27通过虚设位线34读取信号的位线部分（对应列解码/数据读取）。从虚设存储器单元27读取信号并通过虚设位线34传输至控制电路11的路径，实质上模拟了列解码（或数据读取）相关的延迟。控制电路11基于此信号产生最终输出（sense amplifier activation signal）。虽然对比文件未明确将此部分称为“第二延迟电路”并独立产生“第二输出信号”，但自定时电路的位线部分（虚设位线电路28）所起的作用就是模拟列相关路径的延迟，其输出的虚设单元信号（dummy-memory-cell signal）可被视为一个中间信号，该信号是最终时序控制信号产生的基础。因此，本领域技术人员可以合理推断，自定时电路中包含一个用于模拟列解码时段并产生相应信号的延迟路径，即隐含公开了该特征。 |
| **E：，所述第二延迟电路包括配置成将所述存储器时钟信号电平移位成存储器功率域哑写时钟的第二电平移位器，** <br> **《未公开》** | 未找到对应描述。 | 同特征C的论述，对比文件中未提及任何电平移位操作，也未区分“存储器时钟信号”与“存储器功率域哑写时钟”的概念。因此，对比文件未公开“第二电平移位器”这一技术特征。 |
| **F：所述第二延迟电路进一步包括配置成将所述哑写时钟延迟成所述第二输出信号的存储器功率域部分** <br> **《未公开》** | 未找到对应描述。 | 该特征依赖于特征E中定义的“存储器功率域哑写时钟”以及“存储器功率域部分”的存在。由于对比文件未公开电平移位和功率域的划分，因此也必然未公开在存储器功率域中对“哑写时钟”进行延迟以形成第二输出信号的部分。 |
| **G：以及逻辑电路，其被配置成响应于所述所模拟的行解码时段和所述所模拟的列解码时段两者的完成而处理所述第一输出信号和所述第二输出信号以断言逻辑输出信号。** <br> **《未公开》** | 未找到对应描述。 | 目标专利中的逻辑电路（如NOR门212）接收来自两个独立延迟路径（字线路径和位线路径）的输出信号，并在两者均完成后才断言最终逻辑输出信号。对比文件的自定时电路虽然最终产生一个时序控制信号，但其产生机制是基于整个虚设路径（串联的字线路径和位线路径）的最终完成，信号从虚设单元读出后直接（或经缓冲后）送至控制电路11。对比文件没有描述存在两个独立的、代表行解码和列解码完成的中间信号，也没有描述通过一个逻辑门对这两个独立信号进行“与”逻辑处理以产生最终输出。因此，对比文件未公开该逻辑电路及其特定的处理方式。 |
| **H：其特征在于，进一步包括：存储器功率域字线** <br> **《未公开》** | 对比文件提到了实际的字线（WL1），但未提及“存储器功率域”。参见[0046]。 | 对比文件虽然描述了存储器阵列中的实际字线（WL1），但目标专利此处的“存储器功率域字线”是一个具有特定上下文的概念，特指由存储器电源电压（MX）供电的功率域中的字线。对比文件全文未涉及任何关于不同功率域（逻辑域和存储器域）的划分，因此“存储器功率域”这一限定未被公开。 |
| **I：字线发展路径，其被配置成响应于所述存储器时钟信号的边沿而将所述字线断言为所述存储器电源电压，其中字线电压的断言与所述存储器时钟信号的所述边沿之间的延迟等于行解码时段，并且其中所述第一延迟电路被配置成使得所述所模拟的行解码时段等于所述行解码时段。** <br> **《隐含公开》** | [0033] “At the time of an actual data read operation, the decoder circuit 12 selectively activates a word line of the memory cell array 13 in response to a clock signal CK ... A signal path along which the read signal propagates is shown as signal paths P1, P2 and P3.” <br> [0029] “The dummy word decoder 25, the dummy word line circuit 26, the dummy memory cell 27, and the dummy bit line circuit 28 together constitute a self-timing circuit ...”。[0044] “As a result, a delay from a node X to a node Y through the buffer 30A and the decode line 49 will be equal to the delay from the node X to a node YY through the buffer 30 and the dummy decode line 31.” | 对比文件公开了实际的字线激活路径（P1， P2， P3），其响应于时钟CK，并存在延迟。同时，公开了自定时电路（虚设路径），其被设计为模拟实际路径的延迟。具体在[0044]中明确说明了通过调整负载和驱动能力，使得虚设解码路径（dummy decode line 31）的延迟等于实际解码路径（decode line 49）的延迟。因此，对比文件隐含公开了：存在一个字线发展路径（实际路径），其延迟由第一延迟电路（自定时电路的字线部分）进行模拟，且模拟的延迟被配置为等于实际路径的延迟。虽然对比文件未使用“行解码时段”、“存储器电源电压”等术语，但本领域技术人员可以毫无疑义地理解其技术实质是相同的。 |
| **J：其特征在于，所述字线发展路径包括具有第一长度的行解码总线，并且其中所述第一延迟电路包括具有等于所述第一长度的第二长度的哑行解码总线。** <br> **《未公开》** | [0039] “The dummy decode line 31 is folded to make a U-turn...” <br> [0044] “The wire load of the dummy decode line 31 is set to a quarter of the wire load of the decode line 49.” | 对比文件公开了通过调整虚设解码线（dummy decode line 31）的负载（wire load）和驱动能力，使其延迟等于实际解码线（decode line 49）的延迟。它采用的方法是比例缩放（例如，负载设为1/4，驱动能力也相应缩小），而非要求物理长度相等。目标专利的特征J明确要求“具有等于所述第一长度的第二长度”，即物理长度相等。对比文件的方法（比例缩放）与目标专利的方法（长度匹配）是实现相同目的（延迟匹配）的不同技术手段，对比文件未公开“长度相等”这一特定技术方案。 |
| **K：其特征在于，所述哑行解码总线包括折叠的哑行解码总线。** <br> **《直接公开》** | [0039] “The dummy decode line 31 is folded to make a U-turn...” | 对比文件在[0039]中明确描述了虚设解码线31是折叠（folded）以形成U型转弯的。这直接公开了“折叠的哑行解码总线”这一技术特征。 |
| **L：其特征在于，进一步包括：哑字线，其中所述逻辑门被配置成使用所断言的逻辑输出信号来驱动所述哑字线** <br> **《未公开》** | [0038] “...the buffer 32 drives a dummy word line 33 of the dummy word line circuit 26.” | 对比文件公开了存在哑字线33，并且它由缓冲器32驱动。然而，目标专利的特征L限定了哑字线是由“逻辑门被配置成使用所断言的逻辑输出信号来驱动”。这里的“逻辑门”特指前述特征G中定义的、处理两个独立延迟路径输出的逻辑电路（如NOR门212），其输出是“逻辑输出信号”。对比文件中驱动哑字线33的缓冲器32，其输入信号来自虚设解码线31，并非来自一个处理两个独立路径输出的逻辑门。因此，对比文件未公开目标专利所限定的特定驱动关系和电路结构。 |
| **M：以及哑位线，其被配置成响应于所述哑字线的断言而被放电。** <br> **《未公开》** | [0038] “Activation of the dummy word line 33 results in a cell signal being read from the dummy memory cell 27, and this cell signal is supplied to a buffer 35 through a dummy bit line 34...” | 对比文件公开了存在哑位线34，并且在哑字线33激活时，从哑存储器单元27读取信号并通过哑位线34传输。然而，目标专利的特征M明确限定了哑位线是“被配置成响应于所述哑字线的断言而被放电”。在目标专利的上下文中，“放电”是指在写操作模拟中，哑位线被主动拉低（pull down）至低电平。而对比文件描述的是读操作模拟，哑位线34上传输的是从存储单元读出的数据信号（电压变化），其目的和响应关系与目标专利的“放电”不同。因此，对比文件未公开该特定配置。 |
| **N：其特征在于，进一步包括：第三延迟电路，其被配置成响应于所述哑位线的放电之后所模拟的写操作时段的完成而断言就绪输出信号，其中所述所模拟的写操作时段等于用于存储器位单元的写操作时段。** <br> **《未公开》** | [0035] “Based on this dummy-memory-cell signal, the control circuit 11 supplies a sense amplifier activation signal...” | 对比文件的自定时电路产生一个“sense amplifier activation signal”，该信号模拟了数据访问路径的总延迟（包括字线和位线）。然而，目标专利的特征N定义了在哑位线放电之后，还有一个独立的“第三延迟电路”来专门模拟“写操作时段”（即单元翻转时间），并产生“就绪输出信号”。对比文件既未描述专门模拟“写操作时段”的延迟电路，也未区分“位线放电延迟”和其后的“写操作延迟”。其产生的信号（读出放大器激活信号）在功能和触发条件上与目标专利的“就绪输出信号”不同。因此，对比文件未公开该特征。 |
| **O：其特征在于，进一步包括：多条可选支路，其耦合在所述哑位线与地之间，其中每条可选支路由对应调谐信号控制成传导。** <br> **《未公开》** | 未找到对应描述。 | 对比文件中完全没有提及任何耦合在哑位线与地之间的可选支路或调谐信号。该特征是目标专利中用于工艺角调谐的特定电路结构，未被对比文件公开。 |
| **P：其特征在于，进一步包括：存储器功率域位线** <br> **《未公开》** | 对比文件提到了实际的位线（BL, /BL），但未提及“存储器功率域”。参见[0050]。 | 同特征H的论述，对比文件虽然描述了实际的位线，但未涉及“存储器功率域”的概念。因此，“存储器功率域位线”这一限定未被公开。 |
| **Q：位线发展路径，其被配置成响应于所述存储器时钟信号的边沿并响应于要被写入位单元的数据信号而使所述位线放电，其中所述位线的放电与所述存储器时钟信号的所述边沿之间的延迟等于列解码时段，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段的至少一部分。** <br> **《隐含公开》** | [0033] “Data read from the memory cell 19 is supplied to the read-write amplifier 14 through a path p4 that corresponds to bit lines of the memory cell array 13.” <br> [0051] “The dummy bit lines 34 carry the dummy data (dummy-memory-cell signals) of the dummy memory cell 27...” <br> [0044]-[0048] 关于通过调整负载和驱动能力使虚设路径延迟等于实际路径延迟的描述。 | 对比文件公开了实际的位线路径（P4），用于在读取操作中传输数据。同时，公开了虚设位线路径（哑位线34）作为自定时电路的一部分，用于模拟实际位线路径的延迟。通过调整虚设路径的负载和驱动能力（如[0044]-[0048]所述），可以使其延迟等于或按比例对应实际路径的延迟。虽然对比文件描述的是读操作路径，而目标专利的“位线放电”特指写操作，但“位线发展路径”的本质是对位线上信号传输延迟的建模。本领域技术人员可以理解，自定时电路中的虚设位线部分（第二延迟电路的一部分）被配置为模拟实际位线路径（列解码/数据路径）的延迟，且模拟的延迟被设计为等于实际延迟（至少一部分）。因此，该特征被隐含公开。 |
| **R：其特征在于，所述第二延迟电路包括具有被配置成对跨至少一个存储器组的传输延迟进行建模的长度的哑位总线。** <br> **《直接公开》** | [0039] “...through a dummy bit line 34 of the dummy bit line circuit 28 that extends in the same direction as the bit lines of the memory cell array 13 and is folded to make a U-turn.” <br> [0051] “The wire load of the dummy bit lines 34 is set to one sixteenth of the wire load of the bit lines BL and /BL.” | 对比文件明确公开了哑位线34（dummy bit line）是延伸的、折叠的线，并且其负载（wire load）被设置为与实际位线负载成特定比例（如1/16）。设置特定长度（通过负载体现）的哑位线的目的，正是为了对实际位线（跨越存储器阵列，即“跨至少一个存储器组”）的传输延迟进行建模。因此，对比文件直接公开了该特征。 |
| **S：其特征在于，所述位线发展路径包括具有写时钟总线传播延迟的写时钟总线，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段减去所述写时钟总线传播延迟。** <br> **《未公开》** | 未找到对应描述。 | 对比文件中完全没有提及“写时钟总线”（write clock bus）的概念，更没有涉及从列解码时段中减去其传播延迟的配置。这是目标专利中为了精确建模而引入的特定设计，未被对比文件公开。 |
| **T：其特征在于，进一步包括耦合在所述哑字线与所述哑位线之间的反相器，其中所述反相器被配置成响应于所述哑字线的断言而使所述哑位线放电。** <br> **《未公开》** | [0038] “Activation of the dummy word line 33 results in a cell signal being read from the dummy memory cell 27, and this cell signal is supplied to a buffer 35 through a dummy bit line 34...” | 对比文件中，哑位线34连接至哑存储器单元27，哑字线33激活时从单元读取信号。这不同于目标专利中通过一个反相器直接连接哑字线和哑位线，并由哑字线断言直接控制哑位线放电的结构。对比文件的结构是存储单元访问模型，而目标专利的结构是直接驱动模型。因此，对比文件未公开该特定电路连接关系。 |
| **U：其特征在于，所述哑位总线包括金属层中对应的迹线。** <br> **《隐含公开》** | 未明确说明材料，但根据半导体制造常识，互连线（如位线、字线）通常在金属层中实现。 | 对比文件描述了哑位线34是电路中的互连线路。在本领域技术人员的普遍知识中，集成电路中的此类互连线，特别是用于模拟实际位线（通常为金属线）延迟的哑位线，通常是在金属层中形成的导电迹线。虽然对比文件说明书未明确写出“金属层”，但这是本领域公知的实现方式。因此，可以合理推断该特征被隐含公开。 |
| **V：其特征在于，所述哑位总线包括折叠的哑位总线。** <br> **《直接公开》** | [0039] “...through dummy bit lines of the dummy bit line circuit 28 that extends in the same direction as the bit lines of the memory cell array 13 and is folded to make a U-turn.” | 对比文件在[0039]中明确描述了哑位线电路28中的哑位线是折叠（folded）以形成U型转弯的。这直接公开了“折叠的哑位总线”这一技术特征。 |
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