**对比文件名称**：2014-04-29_US8713349B_发明授权_US08713349B2 Semiconductor apparatus
**目标专利名称**：用于芯片到芯片通信的系统和方法 CN106796563B
**本次调用的模型名称**：deepseek-chat
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：总线接口，所述总线接口被配置成耦合至芯片间总线 | 说明书第[0025]段：“The first to third TSVs TSV1 to TSV3 pass through the first to third chips SLAVE1 to SLAVE3, and electrically connect the first to third chips SLAVE to SLAVE3 each other.”<br>说明书第[0025]段：“The control unit 30 may output the enable signal EN through the first TSV TSV1.”<br>说明书第[0025]段：“The control unit 30 outputs the clock signal CLK through the second TSV TSV2.” | 对比文件描述了多个芯片（主芯片MASTER和从芯片SLAVE1-SLAVE3）通过硅通孔（TSV）进行电气连接。TSV起到了在芯片间传输信号（如使能信号EN、时钟信号CLK）的作用，这构成了连接芯片的“芯片间总线”。芯片上的电路（如控制单元30、ID生成单元11-13）通过TSV与其他芯片通信，这相当于具有被配置为耦合至芯片间总线（即TSV）的总线接口。因此，本领域技术人员能够毫无疑义地得出对比文件公开了“总线接口被配置成耦合至芯片间总线”这一技术特征。**《直接公开》** |
| **技术特征B**：发射机，所述发射机包括驱动器，所述驱动器将数据信号输出到所述总线接口以供跨所述芯片间总线进行传输 | 说明书第[0009]段：“The signals transmitted by transceivers from each slave chip are received by the master chip through the TSVs.”<br>说明书第[0025]段：“The main ID signal MID<0:n> ... may be transmitted through the fourth TSVs TSV4 which connect in parallel the first to third chips SLAVE1 to SLAVE3...” | 对比文件明确提到了从芯片通过收发机（transceiver）向主芯片发送信号。收发机必然包含将电信号驱动到传输介质（此处为TSV）上的驱动器电路，以实现跨TSV（即芯片间总线）的数据传输。虽然未详细描述驱动器的内部结构，但本领域技术人员公知，任何用于有线传输的发射机/收发机都必须包含驱动器。因此，对比文件隐含公开了“发射机包括驱动器，驱动器将数据信号输出到总线接口以供跨芯片间总线进行传输”这一技术特征。**《隐含公开》** |
| **技术特征C**：接收机，所述接收机耦合至所述总线接口 | 说明书第[0009]段：“The plurality of slave chips receive data signals in common which are transmitted from the master chip through the TSVs by receivers.”<br>说明书第[0025]段：“The first chip ID generation unit 11 ... is configured to receive the enable signal EN through the first TSV TSV1 and the clock signal CLK through the second TSV TSV2...” | 对比文件明确描述了从芯片通过接收机（receivers）接收来自主芯片通过TSV传输的数据信号。接收机通过TSV接收信号，这等同于接收机耦合至作为芯片间总线的TSV。因此，本领域技术人员能够毫无疑义地得出对比文件公开了“接收机耦合至总线接口”这一技术特征。**《直接公开》** |
| **技术特征D**：时钟数据恢复(CDR)电路，所述时钟数据恢复(CDR)电路操作地耦合至所述接收机 | 未发现相关描述。 | 对比文件全文未提及任何时钟数据恢复（CDR）电路。其芯片间通信依赖于主芯片生成并通过TSV直接分发的时钟信号CLK（见[0025], [0036]段），从芯片直接接收该时钟信号，无需从数据流中恢复时钟。因此，对比文件既未直接公开也未隐含公开“CDR电路操作地耦合至接收机”这一技术特征。 |
| **技术特征E**：锁相环(PLL)，所述锁相环(PLL)接收参考时钟信号并且将时钟信号输出到所述发射机的驱动器和所述CDR电路， | 说明书第[0036]段：“The control unit 30 may receive an external clock CLK_ex and generate the clock signal CLK.” | 对比文件描述了控制单元30接收外部时钟CLK_ex并生成内部时钟信号CLK。在集成电路中，生成稳定时钟信号的常见且惯用手段就是使用锁相环（PLL）。虽然对比文件未明确提及“PLL”，但本领域技术人员根据其描述的“接收外部时钟并生成内部时钟”的功能，能够合理推断出该功能通常由PLL电路实现。然而，对比文件并未描述该生成的时钟信号被输出到“发射机的驱动器”和“CDR电路”，因为对比文件未提及CDR电路。因此，对比文件部分隐含公开了“PLL接收参考时钟信号并生成时钟信号”的概念，但未公开其输出连接到驱动器和CDR电路的具体架构。考虑到隐含公开判断标准宽松，可以认为对比文件隐含公开了PLL及其基本功能，但未公开其与目标专利中相同的具体连接关系。**《隐含公开》** |
| **技术特征F**：其中所述发射机通过所述总线接口将主时钟信号输出到所述芯片间总线上 | 说明书第[0025]段：“The control unit 30 ... generates the clock signal CLK. ... The control unit 30 outputs the clock signal CLK through the second TSV TSV2.”<br>说明书第[0036]段：“The control unit 30 outputs the clock signal CLK through the second TSV TSV2.” | 对比文件明确公开了主芯片（MASTER）中的控制单元（30）生成时钟信号CLK，并通过第二TSV（TSV2）输出。TSV2是连接芯片间的总线。这相当于主芯片的发射机（此处为控制单元30的时钟输出部分）通过总线接口（与TSV2的连接）将主时钟信号输出到芯片间总线（TSV2）上。因此，本领域技术人员能够毫无疑义地得出对比文件公开了该技术特征。**《直接公开》** |
| **技术特征G**：控制系统，所述控制系统操作地耦合至所述PLL和所述CDR电路，所述控制系统被配置成通过控制所述PLL来改变所述主时钟信号的频率， | 未发现相关描述。 | 对比文件中的控制单元30生成时钟信号CLK，但未提及该时钟信号的频率是可变的，更没有描述任何控制系统通过控制PLL来动态改变时钟频率。其时钟信号用于为芯片ID分配提供时序，并未涉及为应对EMI或其他原因而改变频率。因此，对比文件既未直接公开也未隐含公开该技术特征。 |
| **技术特征H**：其中数据传输在独立于远程从IC处的时钟活动的频率改变期间继续 | 未发现相关描述。 | 对比文件未涉及任何时钟频率的改变，因此自然也谈不上在频率改变期间数据传输是否继续、以及是否独立于从IC时钟活动。该特征与对比文件所解决的技术问题（芯片ID分配）和方案无关。因此，对比文件未公开该技术特征。 |
| **技术特征I**：以及温度控制电路，所述温度控制电路操作地耦合至所述控制系统和所述CDR电路， | 未发现相关描述。 | 对比文件全文未提及任何温度控制电路、温度传感器或基于温度的操作。该特征与对比文件所解决的技术问题（芯片ID分配）无关。因此，对比文件未公开该技术特征。 |
| **技术特征J**：其中所述控制系统基于温度的改变和所述温度控制电路来唤醒所述CDR电路。 | 未发现相关描述。 | 对比文件未提及CDR电路、温度控制电路或基于温度唤醒电路。因此，对比文件未公开该技术特征。 |
| **技术特征K**：其特征在于，进一步包括定时器控制电路，所述定时器控制电路操作地耦合至所述控制系统和所述CDR电路，其中所述控制系统基于所述定时器控制电路来周期性地唤醒所述CDR电路达一预定时间量以纠正时钟漂移。 | 未发现相关描述。 | 对比文件未提及任何定时器控制电路、周期性唤醒机制或用于纠正时钟漂移的CDR电路操作。因此，对比文件未公开该技术特征。 |
| **技术特征L**：其特征在于，所述温度控制电路被配置成从温度传感器接收温度信号。 | 未发现相关描述。 | 对比文件未提及温度控制电路或温度传感器。因此，对比文件未公开该技术特征。 |
| **技术特征M**：其特征在于，所述接收机包括可编程端电路，所述可编程端电路被配置成允许与所述接收机相关联的端阻抗的变动，并且其中所述控制系统基于到所述远程从IC的距离来配置所述端阻抗。 | 未发现相关描述。 | 对比文件未提及接收机的可编程端、端阻抗变动或基于距离配置阻抗。其通信通过TSV进行，TSV的阻抗特性通常是固定的。因此，对比文件未公开该技术特征。 |
| **技术特征N**：其特征在于，进一步包括定时器控制电路，其中所述控制系统被配置成响应于来自所述温度控制电路的信号基于所述定时器控制电路来唤醒所述CDR电路达一时间量。 | 未发现相关描述。 | 对比文件未提及定时器控制电路、温度控制电路、CDR电路或这种联合唤醒机制。因此，对比文件未公开该技术特征。 |
| **技术特征O**：其特征在于，所述发射机进一步包括串行化器，所述串行化器被配置成从所述PLL接收时钟信号。 | 未发现相关描述。 | 对比文件描述了发射机/收发机传输信号，但未提及任何串行化器（Serializer）结构。其传输的信号（如ID信号）可能是并行或编码后的，但并未披露使用从PLL接收时钟的串行化器。因此，对比文件未公开该技术特征。 |
| **技术特征P**：其特征在于，进一步包括复用器，所述复用器耦合至所述PLL并且被配置成接收低速时钟信号以及选择性地将所述时钟信号或所述低速时钟信号传递至所述发射机和所述CDR电路。 | 未发现相关描述。 | 对比文件未提及复用器（MUX）、低速时钟信号或在高速/低速时钟信号之间进行选择以传递至发射机和CDR电路。因此，对比文件未公开该技术特征。 |
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