**对比文件名称：**2012-03-01_US2012049910A_发明申请_US20120049910A1 Semiconductor device
**目标专利名称：**用于芯片到芯片通信的系统和方法CN106796563B
**模型名称：**GPT-4
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A：包括：总线接口，所述总线接口被配置成耦合至芯片间总线**<br>**《直接公开》** | [0022] “The receiver circuit 10 functions as an input buffer. That is, the receiver circuit 10 receives a reception signal RXin and sends the received signal to a subsequent circuit.”<br>[0022] “The transmitter circuit 17 is an output buffer. The transmitter circuit 17 amplifies the data signal TD in terms of the power and outputs the amplified signal as a transmission signal TXout.” | 对比文件明确公开了接收电路10和发射电路17，它们分别用于接收外部信号RXin和向外部输出信号TXout。本领域技术人员能够毫无疑义地理解，这些电路需要被配置为通过某种物理连接（例如，芯片间总线）与外部设备通信，因此构成了被配置成耦合至芯片间总线的总线接口。 |
| **B：发射机，所述发射机包括驱动器，所述驱动器将数据信号输出到所述总线接口以供跨所述芯片间总线进行传输**<br>**《直接公开》** | [0022] “the serializer 16 and the transmitter circuit 17 form a circuit on the transmitting side.”<br>[0022] “The transmitter circuit 17 is an output buffer. The transmitter circuit 17 amplifies the data signal TD in terms of the power and outputs the amplified signal as a transmission signal TXout.” | 对比文件明确公开了发射机侧电路，包括串行器16和发射电路17。发射电路17被描述为“输出缓冲器”，其功能是放大数据信号TD并作为传输信号TXout输出，这相当于目标专利中“将数据信号输出到总线接口以供跨芯片间总线进行传输”的驱动器。因此，该技术特征被直接公开。 |
| **C：接收机，所述接收机耦合至所述总线接口**<br>**《直接公开》** | [0022] “the receiver circuit 10, the digital CDR 13, and the deserializer 15 form a circuit on the receiving side.”<br>[0022] “The receiver circuit 10 functions as an input buffer. That is, the receiver circuit 10 receives a reception signal RXin and sends the received signal to a subsequent circuit.” | 对比文件明确公开了接收机侧电路，包括接收电路10。接收电路10被描述为“输入缓冲器”，其功能是接收外部信号RXin，这相当于耦合至总线接口的接收机。因此，该技术特征被直接公开。 |
| **D：时钟数据恢复(CDR)电路，所述时钟数据恢复(CDR)电路操作地耦合至所述接收机**<br>**《直接公开》** | [0022] “the receiver circuit 10, the digital CDR 13, and the deserializer 15 form a circuit on the receiving side.”<br>[0026] “The digital CDR 13 extracts a data signal Sout and a synchronization clock SCLK corresponding to the data signal Sout from the input signal RD...” | 对比文件明确公开了数字CDR 13（时钟数据恢复电路）作为接收侧电路的一部分。接收电路10接收信号RXin后，输入信号RD被送至数字CDR 13进行处理（参见图1及[0022]段），表明CDR电路操作地耦合至接收机。因此，该技术特征被直接公开。 |
| **E：锁相环(PLL)，所述锁相环(PLL)接收参考时钟信号并且将时钟信号输出到所述发射机的驱动器和所述CDR电路**<br>**《直接公开》** | [0024] “The PLL circuit 12 generates a transmission clock CLK based on the reference clock Fsrc.”<br>[0022] “the serializer 16 and the transmitter circuit 17 form a circuit on the transmitting side.”<br>[0022] “the receiver circuit 10, the digital CDR 13, and the deserializer 15 form a circuit on the receiving side.”<br>图1和图2示出传输时钟CLK被提供给串行器16（发射机的一部分）和数字CDR 13。 | 对比文件明确公开了PLL电路12，其接收参考时钟Fsrc并生成传输时钟CLK。图1和图2以及文字描述（如[0025]段提及PLL电路控制传输时钟CLK的频率）清楚地显示，该传输时钟CLK被输出到发射机侧的串行器16（串行器是发射机的一部分，参见[0022]段）和接收机侧的数字CDR 13。因此，该技术特征被直接公开。 |
| **F：其中所述发射机通过所述总线接口将主时钟信号输出到所述芯片间总线上**<br>**《未公开》** | 对比文件未提及将生成的时钟信号（如传输时钟CLK）作为主时钟信号通过总线接口输出到外部芯片间总线上。 | 目标专利中，主IC需要将其PLL生成的“主时钟信号”主动输出到芯片间总线上，以供从IC使用（参见[0011], [0030]段）。对比文件中的PLL生成的传输时钟CLK主要用于内部电路的定时（如串行器和CDR），并未被描述或暗示作为主时钟信号通过发射机或专门电路输出到外部总线上。对比文件关注于利用接收到的信号来校正本地时钟的精度，而非向外提供主时钟。因此，本领域技术人员无法从对比文件毫无疑义地得出或合理推断出该技术特征。 |
| **G：控制系统，所述控制系统操作地耦合至所述PLL和所述CDR电路，所述控制系统被配置成通过控制所述PLL来改变所述主时钟信号的频率**<br>**《直接公开》** | [0027] “The frequency error adjuster 14 generates a frequency adjustment signal Fadj according to a frequency difference signal FP that is generated based on the phase difference signal in the frequency tracking loop in the digital CDR 13.”<br>[0048] “The PLL circuit 12 controls the frequency of the transmission clock CLK by adjusting the frequency-division ratio of a frequency divider provided within the feedback circuit according to the frequency adjustment signal Fadj.”<br>[0052]-[0058] 描述了基于频率差信号FP改变传输时钟CLK频率的过程。 | 对比文件中的频率误差调节器14基于数字CDR 13产生的频率差信号FP，生成频率调整信号Fadj，并利用该信号控制PLL电路12，从而改变传输时钟CLK的频率。频率误差调节器14操作地耦合至PLL和CDR，并执行频率控制功能，这完全符合“控制系统”的角色和功能描述。因此，该技术特征被直接公开。 |
| **H：其中数据传输在独立于远程从IC处的时钟活动的频率改变期间继续**<br>**《未公开》** | 对比文件未提及远程从IC，也未提及从IC是否具有内部时钟或PLL，更没有描述在改变本地PLL频率期间数据传输是否继续，以及这种继续是否独立于远程设备的时钟活动。 | 该技术特征体现了目标专利的核心思想之一：从IC无内部时钟/PLL，因此主IC改变时钟频率时，数据传输可以不受从IC时钟稳定过程影响而继续（参见[0011], [0030]段）。对比文件仅涉及单个半导体设备内部利用接收信号校正本地时钟，未构建主-从通信架构，也未揭示从设备无时钟的概念。因此，本领域技术人员无法从对比文件得出或推断出该特征。 |
| **I：以及温度控制电路，所述温度控制电路操作地耦合至所述控制系统和所述CDR电路**<br>**《未公开》** | 对比文件全文未提及任何与温度控制相关的电路。 | 目标专利中，温度控制电路用于监测温度变化并参与唤醒CDR电路以纠正漂移（参见[0042]-[0043]段）。对比文件完全没有公开任何温度控制电路或其连接关系。因此，该技术特征既未被直接公开，也未被隐含公开。 |
| **J：其中所述控制系统基于温度的改变和所述温度控制电路来唤醒所述CDR电路。**<br>**《未公开》** | 对比文件全文未提及基于温度改变来唤醒CDR电路。 | 该技术特征依赖于特征I中未公开的“温度控制电路”，且功能本身（基于温度唤醒CDR）在对比文件中毫无记载。因此，该技术特征未被公开。 |
| **K：其特征在于，进一步包括定时器控制电路，所述定时器控制电路操作地耦合至所述控制系统和所述CDR电路，其中所述控制系统基于所述定时器控制电路来周期性地唤醒所述CDR电路达一预定时间量以纠正时钟漂移。**<br>**《未公开》** | 对比文件全文未提及任何定时器控制电路，也未描述周期性唤醒CDR电路以纠正时钟漂移。 | 目标专利中，定时器控制电路用于定期唤醒CDR进行时钟重新对齐（参见[0042]段）。对比文件中CDR电路持续工作以跟踪频率，没有进入低功耗睡眠模式并由定时器唤醒的需求或描述。因此，该技术特征未被公开。 |
| **L：其特征在于，所述温度控制电路被配置成从温度传感器接收温度信号。**<br>**《未公开》** | 对比文件全文未提及温度传感器或温度信号。 | 该技术特征进一步限定了温度控制电路的具体配置，但其基础（温度控制电路和温度传感器）在对比文件中均未出现。因此，该技术特征未被公开。 |
| **M：其特征在于，所述接收机包括可编程端电路，所述可编程端电路被配置成允许与所述接收机相关联的端阻抗的变动，并且其中所述控制系统基于到所述远程从IC的距离来配置所述端阻抗。**<br>**《未公开》** | 对比文件全文未提及接收机具有可编程端电路，也未提及端阻抗变动或基于距离配置阻抗。 | 目标专利中，可编程端用于优化不同频率和距离下的阻抗以节省功耗（参见[0035], [0041]段）。对比文件中的接收电路10仅被简单描述为输入缓冲器，没有公开任何可编程阻抗特性。因此，该技术特征未被公开。 |
| **N：其特征在于，进一步包括定时器控制电路，其中所述控制系统被配置成响应于来自所述温度控制电路的信号基于所述定时器控制电路来唤醒所述CDR电路达一时间量。**<br>**《未公开》** | 对比文件全文未提及定时器控制电路、温度控制电路以及它们协同唤醒CDR电路。 | 该技术特征组合了定时器控制和温度控制来管理CDR唤醒，两者在对比文件中均未公开。因此，该技术特征未被公开。 |
| **O：其特征在于，所述发射机进一步包括串行化器，所述串行化器被配置成从所述PLL接收时钟信号。**<br>**《直接公开》** | [0022] “The serializer 16 converts a data signal Pin, which is supplied in the form of parallel data, into serial data based on the transmission clock CLK.”<br>图1和图2显示传输时钟CLK提供给串行器16。 | 对比文件明确公开了发射机侧包括串行器16，其基于PLL电路12生成的传输时钟CLK将并行数据转换为串行数据。这直接对应于目标专利中“发射机进一步包括串行化器，所述串行化器被配置成从所述PLL接收时钟信号”的技术特征。 |
| **P：其特征在于，进一步包括复用器，所述复用器耦合至所述PLL并且被配置成接收低速时钟信号以及选择性地将所述时钟信号或所述低速时钟信号传递至所述发射机和所述CDR电路。**<br>**《未公开》** | 对比文件全文未提及复用器（Multiplexer），也未提及低速时钟信号或在高速时钟与低速时钟之间的选择性切换。 | 目标专利中的复用器用于在PLL产生的高速时钟和低速时钟之间进行选择，以实现功耗管理（参见[0032]段）。对比文件中的时钟路径是直接的，没有此类复用选择机制。因此，该技术特征未被公开。 |
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