# 对比文件与目标专利对比分析
**对比文件名称**: 1997-11-04_None_发明专利_JPH09289251A Layout structure of semiconductor integrated circuit and its verification method
**目标专利名称**: 232共享扩散标准单元架构CN104769718B
**本次调用模型名称**: 专利创造性评估模型 (Patent Novelty Assessment Model)
## 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**: 包括：跨所述单元延伸并且还延伸到所述单元外的N型扩散区域 | 未找到明确记载扩散区域“延伸到单元外”的描述。对比文件图1及说明书[0016]描述了N型扩散区域的存在，但未说明其是否跨单元延伸或延伸到单元外。 | **未被公开**。对比文件主要关注标准单元内部布局，以解决栅长均匀性问题。其描述了N型扩散区域作为形成N沟道晶体管（如N1, N2, N3）的区域，但并未描述该扩散区域“跨单元延伸并且还延伸到单元外”。在目标专利中，扩散区域延伸到单元外是为了与相邻单元共享，以改善器件性能。对比文件未公开这一特定布局结构。 |
| **技术特征B**: 跨所述单元延伸并且还延伸到所述单元外的P型扩散区域 | 未找到明确记载扩散区域“延伸到单元外”的描述。对比文件图1及说明书[0016]描述了P型扩散区域的存在，但未说明其是否跨单元延伸或延伸到单元外。 | **未被公开**。理由同特征A。对比文件描述了P型扩散区域作为形成P沟道晶体管（如P1, P2, P3）的区域，但未公开其跨单元并延伸到单元外的布局。目标专利中P型扩散区域延伸到单元外是其共享扩散架构的核心特征之一，对比文件未涉及。 |
| **技术特征C**: 在每个扩散区域之上的至少一个导电栅极，以创建半导体器件 《直接公开》 | [0016] “図１のPS1,PS2,PS3はそれぞれ入力端子IN1,IN2,IN3に対応するポリシリコンゲートで、PS1,PS2,PS3が、P型拡散領域と交わる部分がPチャネルトランジスタP1,P2,P3であり、N型拡散領域と交わる部分がNチャネルトランジスタN1,N2,N3である。” (图1的PS1, PS2, PS3分别是对应于输入端子IN1, IN2, IN3的多晶硅栅极，PS1, PS2, PS3与P型扩散区域相交的部分是P沟道晶体管P1, P2, P3，与N型扩散区域相交的部分是N沟道晶体管N1, N2, N3。) | **直接公开**。对比文件明确公开了在P型和N型扩散区域之上存在多晶硅栅极（PS1, PS2, PS3），这些栅极与扩散区域相交形成有效的P沟道和N沟道晶体管（即半导体器件）。这与目标专利中“在每个扩散区域之上的至少一个导电栅极，以创建半导体器件”的技术特征完全相同。导电栅极（多晶硅栅极）是创建MOSFET等半导体器件的标准结构。 |
| **技术特征D**: 虚设栅极对，每个虚设栅极布置在所述N型扩散区域和所述P型扩散区域之上以至少创建虚设器件对，该对虚设栅极布置在所述单元的相对的边缘处 《直接公开》 | [0016] “１a,１bはその入力が電源ライン(VDD)につながるポリシリコンゲートがP型拡散領域と交わっている常にオフ状態となっているPチャネルダミートランジスタで、２a,２bは入力が接地ライン(VSS)につながるポリシリコンゲートがN型拡散領域と交わっている常にオフ状態となっているNチャネルダミートランジスタである。” (1a, 1b是其输入连接到电源线(VDD)的多晶硅栅极与P型扩散区域相交的常关状态的P沟道虚设晶体管，2a, 2b是其输入连接到接地线(VSS)的多晶硅栅极与N型扩散区域相交的常关状态的N沟道虚设晶体管。)<br>[0017] 结合图1，这些虚设晶体管（1a, 1b, 2a, 2b）位于单元的两侧。 | **直接公开**。对比文件明确公开了在标准单元的两侧（即相对的边缘处）布置有虚设晶体管（ダミートランジスタ）。具体地，在单元的两侧各有P型虚设晶体管（1a, 1b）和N型虚设晶体管（2a, 2b）。每个虚设晶体管的栅极（即虚设栅极）布置在对应的扩散区域（P型或N型）之上，从而形成虚设器件对（P型和N型）。这完全对应于目标专利的“虚设栅极对…布置在所述单元的相对的边缘处”。 |
| **技术特征E**: 以及至少一个第一导线，所述至少一个第一导线被配置成将所述虚设器件对中的至少一个虚设器件耦合到供电源以禁用所述至少一个虚设器件 《直接公开》 | [0016] “１a,１bはその入力が電源ライン(VDD)につながるポリシリコンゲートがP型拡散領域と交わっている常にオフ状態となっているPチャネルダミートランジスタで、２a,２bは入力が接地ライン(VSS)につながるポリシリコンゲートがN型拡散領域と交わっている常にオフ状態となっているNチャネルダミートランジスタである。” (1a, 1b是其输入连接到电源线(VDD)的多晶硅栅极与P型扩散区域相交的常关状态的P沟道虚设晶体管，2a, 2b是其输入连接到接地线(VSS)的多晶硅栅极与N型扩散区域相交的常关状态的N沟道虚设晶体管。) | **直接公开**。对比文件明确公开了通过导线（即电源线VDD和接地线VSS）将虚设晶体管的栅极连接到固定电位（电源或接地），从而使其处于“常にオフ状態”（常关状态），这即等同于“禁用”该虚设器件。目标专利中“耦合到供电源以禁用”与对比文件中“连接到电源线(VDD)以保持常关”在目的和效果上完全相同。因此，该特征被直接公开。 |
| **技术特征F**: 其中所述供电源在所述单元的一侧上 | 未找到明确记载供电源（VDD）和接地（VSS）仅位于单元一侧的描述。图1显示电源线(VDD)和接地线(VSS)似乎位于单元的同一侧（顶部），但未明确指出这是单元的唯一一侧有供电源。 | **未被公开**。目标专利强调“供电源在所述单元的一侧上”，这是其“不对称”单元架构（如一指单元）的关键特征，该特征与后续特征G、H共同定义了只有一侧的虚设器件被本地结扎，另一侧依赖相邻单元结扎的方案。对比文件图1虽然显示VDD和VSS在顶部，但并未说明这是“一侧”且是唯一的一侧，也未将供电源位置与虚设器件的结扎方案进行关联描述。因此，该特征未被公开。 |
| **技术特征G**: 其中耦合到所述至少一个第一导线的所述至少一个虚设器件布置在所述单元的仅一个边缘上 | 未找到明确记载仅有一个边缘上的虚设器件被结扎的描述。对比文件图1显示单元两侧的虚设晶体管（1a, 1b, 2a, 2b）均被连接到电源或接地（即被结扎）。 | **未被公开**。目标专利中，在“一指单元”架构下，由于供电源仅在一侧，因此只有布置在该侧边缘的虚设器件被第一导线耦合到供电源进行结扎（如图2的左边缘虚设栅极208）。对比文件公开的单元（如图1）在两侧边缘均有虚设器件，且两侧的虚设器件似乎都被连接到固定电位（1a, 2a在左侧连接到VDD和VSS；1b, 2b在右侧，根据图示和上下文推断，也应连接到相应的电源/地线以实现常关），即虚设器件布置在单元的两个边缘上并被结扎。这与目标专利“仅一个边缘”的限定不符。 |
| **技术特征H**: 并且在所述单元的所述边缘的相对边缘上的至少一个虚设器件不耦合至在所述单元的所述一侧上的所述供电源。 | 未找到明确记载相对边缘上的虚设器件“不耦合至在所述单元的所述一侧上的所述供电源”的描述。如特征G所述，对比文件单元两侧的虚设器件可能均被结扎。 | **未被公开**。该特征与特征F、G紧密相关，描述了在“供电源在一侧”的前提下，相对边缘的虚设器件不由本单元的该侧供电源结扎。对比文件未公开供电源仅在一侧的前提，也未公开相对边缘虚设器件不被本单元该侧电源结扎的具体方案。目标专利中该虚设器件（如图2的218）需要依靠相邻单元的结扎来禁用，这是一个特定的单元间协作布局方案，对比文件未涉及。 |
| **技术特征I**: 其特征在于，所述至少一个第一导线与所述至少一个虚设器件的虚设栅极以及限定在所述至少一个导电栅极与所述至少一个虚设器件的虚设栅极之间的扩散区域部分接触。 | 未找到任何描述导线同时接触虚设栅极和其与有效栅极之间的扩散区域部分的记载。对比文件仅描述了虚设晶体管的栅极连接到电源或接地线。 | **未被公开**。目标专利说明书[0022]和图2明确描述了“栅极结扎214与经结扎的虚设栅极208以及限定在多晶线栅极206与经结扎的虚设栅极208之间的那部分扩散区域202两者接触”。这种接触结构是实现特定电连接或电势固定的具体手段。对比文件完全没有提及或暗示导线需要与扩散区域部分接触，仅公开了导线（电源/地线）连接到虚设栅极。因此，该具体的接触结构特征未被公开。 |
| **技术特征J**: 其特征在于，所述至少一个导电栅极包括在每个扩散区域之上的多个导电栅极 《直接公开》 | [0016] “図１のPS1,PS2,PS3はそれぞれ入力端子IN1,IN2,IN3に対応するポリシリコンゲートで、...PチャネルトランジスタP1,P2,P3であり、...NチャネルトランジスタN1,N2,N3である。” (图1的PS1, PS2, PS3分别是对应于输入端子IN1, IN2, IN3的多晶硅栅极，...是P沟道晶体管P1, P2, P3，...是N沟道晶体管N1, N2, N3。)<br>图1清晰显示了在P型和N型扩散区域上各有三个导电栅极（PS1, PS2, PS3）。 | **直接公开**。对比文件图1和说明书明确示出并描述了在P型扩散区域之上有多个栅极（PS1, PS2, PS3）形成多个P沟道晶体管（P1, P2, P3），在N型扩散区域之上有相同的多个栅极形成多个N沟道晶体管（N1, N2, N3）。这直接对应于“在每个扩散区域之上的多个导电栅极”。 |
| **技术特征K**: 并且所述单元进一步包括布置在所述多个导电栅极之间的输出接头。 | 未找到关于“输出接头”及其布置位置的描述。对比文件图9(b)显示了输出节点OUT，但未在布局图（图1）中明确指示“输出接头”的具体物理位置和结构。 | **未被公开**。目标专利说明书[0022]和图2明确示出了“输出接头204”布置在多个导电栅极（206）之间。这是一个具体的物理连接结构特征。对比文件虽然描述了电路功能（有输出节点），但并未在布局结构描述中提及“输出接头”这一元件或其特定的布置位置（在多个栅极之间）。因此，该特征未被公开。 |
| **技术特征L**: 其特征在于，每个虚设栅极包括经切割的虚设栅极对，每个经切割的虚设栅极或是与所述P型扩散区域相关联或是与所述N型扩散区域相关联。 | 未找到关于虚设栅极被“切割”的描述。对比文件中，P型虚设晶体管（1a, 1b）和N型虚设晶体管（2a, 2b）是分开的、独立的晶体管，各自有其栅极（参见图1）。 | **未被公开**。目标专利说明书[0022]及图2描述了“虚设栅极208”被“多晶线切割掩模212”分成PMOS区和NMOS区，即一个连续的虚设栅极被切割成分别与P型和N型扩散区域相关联的两部分。对比文件中的虚设晶体管是独立的P型和N型器件，其栅极是物理上分开的，并非由一个栅极切割而成。因此，“经切割的虚设栅极对”这一特定结构特征未被公开。 |
| **技术特征M**: 其特征在于，每个经切割的虚设栅极形成P型虚设器件或N型虚设器件的一部分。 | 未找到相关描述。由于特征L（经切割的虚设栅极）未被公开，该衍生特征自然也未被公开。 | **未被公开**。该特征是对特征L的进一步限定。由于对比文件未公开“经切割的虚设栅极”，因此也就未公开每个切割部分形成P型或N型虚设器件的一部分。对比文件中的P型和N型虚设器件是完整的、独立的晶体管。 |
| **技术特征N**: 其特征在于，进一步包括至少一个第二导线，所述至少一个第二导线被配置将所述虚设器件对中的至少一个虚设器件耦合到接地，以禁用所述至少一个虚设器件。 《直接公开》 | [0016] “２a,２bは入力が接地ライン(VSS)につながるポリシリコンゲートがN型拡散領域と交わっている常にオフ状態となっているNチャネルダミートランジスタである。” (2a, 2b是其输入连接到接地线(VSS)的多晶硅栅极与N型扩散区域相交的常关状态的N沟道虚设晶体管。) | **直接公开**。对比文件明确公开了通过导线（接地线VSS）将N沟道虚设晶体管（2a, 2b）的栅极连接到接地，从而使其处于常关状态（即禁用）。这完全对应于“至少一个第二导线…耦合到接地，以禁用…虚设器件”。这里的“接地线(VSS)”即相当于目标专利的“第二导线”。 |
## 总结与代码输出
根据上述分析，对比文件JPH09289251A直接公开了目标专利权利要求中的技术特征C、D、E、J、N。其他技术特征（A, B, F, G, H, I, K, L, M）均未被该对比文件直接公开或隐含公开。隐含公开的判断标准虽宽松，但上述未被公开的特征涉及目标专利的核心架构创新，如扩散区域延伸到单元外、供电源单侧布置及对应的不对称结扎方案、导线与扩散区域接触的特定结构、经切割的虚设栅极、输出接头位置等，对比文件中既无明确记载，本领域技术人员也无法从其内容中直接且毫无疑义地推导或合理推断出这些具体方案。
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