对比文件名称：2009-10-15_US2009256180A_发明申请_US20090256180A1 Standard cell having compensation capacitance
目标专利名称：共享扩散标准单元架构 CN104769718B
本次调用模型名称：专利创造性评估模型
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：跨所述单元延伸并且还延伸到所述单元外的N型扩散区域<br>**《隐含公开》** | 对比文件第[0090]段及图5、6A、7：N-well扩散层10被提供在Pch-Tr元件区域。图5、6A、7及图9-10示出N-well扩散层10在单元内延伸，并且在图9所示的多个单元并排放置时，相邻单元的N-well扩散层10a、10b等部分重叠（箭头401、403处）。 | 对比文件公开了N型（N-well）扩散区域（N-well diffusion layer 10）在标准单元内延伸。虽然未明确文字记载其“延伸到单元外”，但从图9-10所示的单元布局方法可知，为了在相邻单元之间共享或重叠补偿电容的形成区域（包括N-well扩散层），本领域技术人员能够毫无困难地理解，该N-well扩散层在单元边界处必然需要延伸到单元边界之外，以便与相邻单元的对应部分重叠或连接。因此，该技术特征被对比文件隐含公开。 |
| **技术特征B**：跨所述单元延伸并且还延伸到所述单元外的P型扩散区域<br>**《隐含公开》** | 对比文件第[0103]段及图5、6A、8：P-well扩散层82被提供在Nch-Tr元件区域。图5、6A、8及图9-10示出P-well扩散层82在单元内延伸，并且在图9所示的多个单元并排放置时，相邻单元的P-well扩散层部分重叠。 | 对比文件公开了P型（P-well）扩散区域（P-well diffusion layer 82）在标准单元内延伸。同理，基于图9-10的单元布局规则，为了实现相邻单元间补偿电容区域的共享或重叠，本领域技术人员能够合理推断该P-well扩散层也必须延伸到单元边界之外。因此，该技术特征被对比文件隐含公开。 |
| **技术特征C**：在每个扩散区域之上的至少一个导电栅极，以创建半导体器件<br>**《直接公开》** | 对比文件第[0088]段及图5、6A：标准单元包括Pch-Tr元件21、22（具有栅电极211、221）和Nch-Tr元件31、32（具有栅电极311、321）。这些栅电极位于N-well扩散层10和P-well扩散层82之上，用于形成MOS晶体管器件。 | 对比文件明确记载并图示了在N型和P型扩散区域之上设置有导电栅极（gate electrodes），这些栅极用于创建晶体管（半导体器件）。这完全对应于目标专利中“在每个扩散区域之上的至少一个导电栅极，以创建半导体器件”的技术特征。因此，该技术特征被对比文件直接公开。 |
| **技术特征D**：虚设栅极对，每个虚设栅极布置在所述N型扩散区域和所述P型扩散区域之上以至少创建虚设器件对，该对虚设栅极布置在所述单元的相对的边缘处<br>**《直接公开》** | 对比文件第[0093]-[0096]段及图5、6A：在Pch-Tr元件区域设置有dummy pattern 126（参见图6A，其包括原dummy patterns 25a, 25b, 26），在Nch-Tr元件区域设置有dummy pattern 128（包括原dummy patterns 27a, 27b, 28）。如图5所示，dummy pattern 126位于单元左侧边缘区域，dummy pattern 128位于单元右侧边缘区域。dummy pattern 126的一部分位于N-well扩散层10之上（图7），另一部分位于P-well扩散层82之上（图8）；dummy pattern 128亦然。 | 对比文件公开了一对“dummy patterns”（126和128），它们是多晶硅层，相当于虚设栅极。每个dummy pattern都横跨并布置在N型扩散区域（N-well）和P型扩散区域（P-well）之上（如图5、7、8所示，它们覆盖了两种扩散区域上的有源图案区域）。这一对dummy pattern分别布置在单元相对的左右边缘处（图5）。虽然对比文件中这些dummy pattern的主要目的是形成补偿电容，但其物理结构完全符合“布置在两种扩散区域之上并位于单元相对边缘”的特征描述。因此，该技术特征被对比文件直接公开。 |
| **技术特征E**：以及至少一个第一导线，所述至少一个第一导线被配置成将所述虚设器件对中的至少一个虚设器件耦合到供电源以禁用所述至少一个虚设器件<br>**《隐含公开》** | 对比文件第[0094]-[0095]、[0107]-[0108]段及图5、6B、7、8：Dummy pattern 126通过contact 66连接到wiring 57（图5、6B）。Wiring 57通过sub-contact 63连接到P-well扩散层82（低电位，如VSS）（图8）。Dummy pattern 128通过contact 68连接到wiring 55（图5、6B）。Wiring 55通过well contact 61连接到N-well扩散层10（高电位，如VDD）（图7）。 | 对比文件公开了将dummy pattern（虚设栅极）通过导线（wiring 55, 57）和接触孔连接到固定的电源电位（VDD或VSS）。虽然对比文件没有明确使用“禁用”一词，但其将dummy pattern的电位固定到电源或地，其必然结果是使该dummy pattern下方的区域不会形成可工作的晶体管（即虚设器件被“禁用”），这是本领域的公知常识。因此，本领域技术人员能够从对比文件公开的“连接至电源电位”的技术手段，直接且毫无疑义地得出其起到了“禁用虚设器件”的作用。该技术特征被隐含公开。 |
| **技术特征F**：其中所述供电源在所述单元的一侧上<br>**《未公开》** | 对比文件图5、6B显示，wiring 55（连接高电位VDD）大致位于单元右侧，wiring 57（连接低电位VSS）大致位于单元左侧。 | 对比文件显示电源（VDD）和地（VSS）的供电导线分别位于单元的两侧（右侧和左侧），而非如目标专利权利要求所限定的“在所述单元的一侧上”。目标专利说明书图2及对应描述强调“在一指单元架构中...因为电源仅在该单元的一侧上可用”，这是其不对称架构的关键。对比文件的供电布局与此不同，未公开该限定特征。 |
| **技术特征G**：其中耦合到所述至少一个第一导线的所述至少一个虚设器件布置在所述单元的仅一个边缘上<br>**《未公开》** | 如技术特征D和E所述，对比文件中两个边缘的dummy pattern（126和128）都分别通过导线（wiring 57和wiring 55）耦合到了电源电位（VSS和VDD）。 | 对比文件中，两个位于相对边缘的虚设栅极（dummy patterns）均被耦合到了供电导线。这不符合目标专利权利要求中“仅一个边缘”上的虚设器件被耦合导线的限定。目标专利该特征是其“一指单元”不对称架构的体现，对比文件未公开此特定布局。 |
| **技术特征H**：并且在所述单元的所述边缘的相对边缘上的至少一个虚设器件不耦合至在所述单元的所述一侧上的所述供电源。<br>**《未公开》** | 如技术特征D和E所述，对比文件中两个边缘的dummy pattern（126和128）都分别耦合到了电源电位。 | 由于对比文件中两个边缘的虚设栅极均被耦合至电源线（尽管电位不同），且电源线分布于两侧，因此不存在“相对边缘上的虚设器件不耦合至在一侧上的供电源”的情况。该特征未被公开。 |
| **技术特征I**：其特征在于，所述至少一个第一导线与所述至少一个虚设器件的虚设栅极以及限定在所述至少一个导电栅极与所述至少一个虚设器件的虚设栅极之间的扩散区域部分接触。<br>**《未公开》** | 对比文件图7显示，wiring 55通过well contact 61与N-well扩散层10接触，但well contact 61与dummy pattern 128无直接接触（dummy pattern 128通过独立的contact 68连接至wiring 55）。图8显示类似情况，wiring 57通过sub-contact 63与P-well扩散层82接触，但与dummy pattern 126无直接接触。 | 目标专利该特征描述了导线同时接触虚设栅极和其与有效栅极之间的扩散区域（参见目标专利图2，栅极结扎214同时接触虚设栅极208和扩散区域202）。对比文件中，供电导线（wiring 55/57）与扩散层的接触（通过well contact/sub-contact）和与dummy pattern的接触（通过contact 66/68）是分别通过不同的接触结构实现的，并未公开导线同时与两者接触的单一连接结构。该特定结构特征未被公开。 |
| **技术特征J**：其特征在于，所述至少一个导电栅极包括在每个扩散区域之上的多个导电栅极<br>**《直接公开》** | 对比文件第[0088]段及图5、6A：在Pch-Tr元件区域（N-well扩散层上）有栅电极211和221；在Nch-Tr元件区域（P-well扩散层上）有栅电极311和321。 | 对比文件明确公开了在每个扩散区域（N-well和P-well）之上设置有多个导电栅极（例如，两个PMOS栅极和两个NMOS栅极）。这直接对应于目标专利的该特征。 |
| **技术特征K**：并且所述单元进一步包括布置在所述多个导电栅极之间的输出接头。<br>**《直接公开》** | 对比文件图5、6B及第[0088]段：Wiring 52连接Pch-Tr元件的源极215和Nch-Tr元件的漏极315，形成电路的输出节点。该wiring 52位于栅电极211/221和311/321之间的区域。 | 对比文件中的wiring 52作为内部连接线，连接了PMOS和NMOS晶体管的端子，在逆变器电路中起到输出节点的作用，相当于“输出接头”。其位置确实布置在多个导电栅极之间。该技术特征被直接公开。 |
| **技术特征L**：其特征在于，每个虚设栅极包括经切割的虚设栅极对，每个经切割的虚设栅极或是与所述P型扩散区域相关联或是与所述N型扩散区域相关联。<br>**《未公开》** | 对比文件中的dummy patterns 126和128是连续的多晶硅图案（图6A），并未被切割成分别与P型或N型扩散区域相关联的独立部分。图7和图8分别展示了dummy pattern 126同时覆盖N-well和P-well区域的情况。 | 目标专利该特征描述了虚设栅极被“切割”成对，并分别与P型或N型扩散区域相关联（参见目标专利说明书，提及“经切割的虚设栅极”及图2中的多晶线切割掩模212）。对比文件中的dummy pattern是连续的，没有被切割，也没有被区分为专门与一种扩散类型相关联的部分。该特征未被公开。 |
| **技术特征M**：其特征在于，每个经切割的虚设栅极形成P型虚设器件或N型虚设器件的一部分。<br>**《未公开》** | 基于技术特征L，对比文件中的dummy pattern未被切割，因此也不存在“经切割的虚设栅极”分别形成P型或N型虚设器件的一部分。对比文件将dummy pattern固定到电源电位，其下方区域不构成功能性的P型或N型晶体管器件。 | 该特征依赖于特征L的“经切割的虚设栅极”。由于特征L未被公开，且对比文件中dummy pattern的连接方式使其不构成明确区分的P型或N型虚设器件，因此该特征也未被公开。 |
| **技术特征N**：其特征在于，进一步包括至少一个第二导线，所述至少一个第二导线被配置将所述虚设器件对中的至少一个虚设器件耦合到接地，以禁用所述至少一个虚设器件。<br>**《隐含公开》** | 对比文件第[0107]-[0108]段及图7、8：Dummy pattern 126通过wiring 57连接到P-well扩散层82，而P-well扩散层82被施加低于N-well的电位，通常为接地电位（VSS）。这实现了将虚设栅极（dummy pattern 126）耦合到接地。 | 对比文件公开了通过wiring 57将dummy pattern 126连接到低电位（如VSS，即接地）。虽然目标专利权利要求中区分了“第一导线”和“第二导线”，但对比文件中的wiring 57实质上起到了“被配置将虚设器件耦合到接地以禁用它”的作用。本领域技术人员能够从对比文件公开的连接关系中得出此技术方案。因此，该技术特征被隐含公开。 |
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