对比文件名称：2006-04-04_US7023726B_发明授权_US07023726B1 Hybrid magnetoresistive random access memory (MRAM) architecture
目标专利名称：257混合单端和差分感测的混合磁阻只读存储器(MRAM)高速缓存CN106463167B
本次调用的模型名称：DeepSeek-R1
根据目标专利说明书，其核心在于提供一种混合高速缓存架构，该架构仅使用MRAM位单元，但通过采用不均匀配置的差分感测放大器和单端感测放大器，分别对不同MRAM位单元进行差分感测和单端感测，从而在均匀的MRAM位单元阵列上实现高速（差分感测区）和低速（单端感测区）的混合缓存功能。对比文件US7023726B公开了一种混合MRAM架构，其将具有快速访问特性的1T1MTJ架构MRAM阵列和具有高存储密度特性的XPC架构MRAM阵列集成在一起，通过访问解码器根据地址信号选择从相应阵列中读写信息。
以下为特征比对表格：
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：混合高速缓存架构，其具有：磁阻随机存取存储器位单元阵列，其具有第一多个磁阻随机存取存储器位单元和耦合至所述第一多个磁阻随机存取存储器位单元的第二多个磁阻随机存取存储器位单元。<br>**《直接公开》** | [0010] A hybrid MRAM architecture ... comprising a plurality of first MRAM arrays composed of a plurality of MRAM cells each of which has a 1T1MTJ architecture; a plurality of second MRAM arrays composed of a plurality of MRAM cells each of which has an XPC architecture; ... | 对比文件公开了混合MRAM架构，包含由多个1T1MTJ架构MRAM单元组成的第一MRAM阵列和由多个XPC架构MRAM单元组成的第二MRAM阵列。这些阵列共同构成了混合架构中的MRAM位单元集合。虽然对比文件使用了“阵列(array)”的表述，而目标专利权利要求使用了“多个...位单元”，但本领域技术人员能够理解，阵列由多个位单元构成，且对比文件中明确“第一阵列”和“第二阵列”是架构的组成部分，两者通过访问解码器（access decoder）连接在同一系统中（见[0018]-[0020]），即彼此耦合。因此，对比文件直接公开了具有第一多个MRAM位单元（1T1MTJ单元）和第二多个MRAM位单元（XPC单元）的混合MRAM架构。 |
| **技术特征B**：以及多个感测放大器，<br>**《隐含公开》** | [0010] ... a sensing and writing circuit connected to the access decoder to amplify the specific bit of information read from the memory array; | 对比文件公开了连接至访问解码器的“传感和写入电路(sensing and writing circuit)”，用于放大从存储器阵列读取的信息位。在本领域，用于读取存储器单元（如MRAM单元）信息的传感电路必然包含感测放大器（sense amplifier）作为其核心组件，以实现信号放大和识别。因此，本领域技术人员能够毫无疑义地推断出该“传感和写入电路”中包含了实现其传感功能所必需的“多个感测放大器”。虽然对比文件未明确列出“多个感测放大器”这一部件名称，但其公开的电路功能必然隐含了该技术特征的存在。 |
| **技术特征C**：其具有差分感测放大器和单端感测放大器，<br>**《未公开》** | 无相关内容。 | 对比文件仅泛泛提及“传感和写入电路(sensing and writing circuit)”用于放大读取的信息位（见[0010], [0018]），但完全没有提及或暗示该电路内部包含两种不同类型的感测放大器，即“差分感测放大器”和“单端感测放大器”。目标专利的核心创新点之一正是通过配置这两种特定类型的感测放大器来实现不同的感测方案（单端与差分），从而在均匀阵列上创建性能不同的区域。对比文件对此没有任何教导或启示。 |
| **技术特征D**：其中所述磁阻随机存取存储器位单元阵列是均匀的，<br>**《未公开》** | [0007] ... the MRAM has two different kinds of architectures, namely, the one transistor-one magnetic tunnel junction per cell (1T1MTJ) architecture and the cross-point cell (XPC) architecture ... | 对比文件明确其混合架构由两种不同架构（1T1MTJ和XPC）的MRAM单元/阵列构成（见[0007], [0010]）。这两种架构的单元结构和特性不同（如访问速度、密度）。目标专利说明书强调其“磁阻随机存取存储器位单元阵列是均匀的”（[0010]段），意指整个阵列使用相同类型的MRAM位单元。这与对比文件中明确使用两种不同类型单元构成非均匀阵列的方案存在根本区别。因此，对比文件未公开“阵列是均匀的”这一特征。 |
| **技术特征E**：其中所述多个感测放大器的配置是不均匀的，<br>**《未公开》** | 无相关内容。 | 对比文件没有描述感测放大器的具体配置方式，更没有提及感测放大器的配置是“不均匀的”。目标专利中“不均匀的配置”特指差分感测放大器与单端感测放大器在阵列中的混合部署方式（例如，一个差分放大器连接两个位单元，一个单端放大器连接一个位单元，见图3）。对比文件完全没有涉及感测放大器的类型区分及与之对应的连接配置关系，因此无法得出其感测放大器配置不均匀的结论。 |
| **技术特征F**：其中所述第一多个磁阻随机存取存储器位单元中的至少一个磁阻随机存取存储器位单元耦合至所述单端感测放大器，<br>**《未公开》** | 无相关内容。 | 如对特征C和E的分析，对比文件未公开“单端感测放大器”的存在。因此，自然不存在“第一多个MRAM位单元中的至少一个耦合至单端感测放大器”的技术方案。 |
| **技术特征G**：以及其中所述第二多个磁阻随机存取存储器位单元中的至少两个磁阻随机存取存储器位单元耦合至所述差分感测放大器。<br>**《未公开》** | 无相关内容。 | 如对特征C和E的分析，对比文件未公开“差分感测放大器”的存在。因此，自然不存在“第二多个MRAM位单元中的至少两个耦合至差分感测放大器”的技术方案。 |
| **技术特征H**：其特征在于，所述磁阻随机存取存储器位单元阵列是自旋力矩转移磁阻随机存取存储器阵列。<br>**《未公开》** | 无相关内容。 | 对比文件通篇只提及“MRAM”及其两种架构（1T1MTJ和XPC），并未指定或描述该MRAM是采用“自旋力矩转移(STT)”技术实现的。MRAM的实现技术有多种，如场切换MRAM、热辅助切换MRAM等，自旋力矩转移MRAM是其中一种。对比文件未公开此具体技术类型。 |
| **技术特征I**：其特征在于，所述磁阻随机存取存储器位单元阵列是翻转磁阻随机存取存储器阵列。<br>**《未公开》** | 无相关内容。 | 对比文件未提及“翻转(Toggle)” MRAM技术。翻转MRAM是MRAM的一种具体实现方式。对比文件未公开此具体技术类型。 |
| **技术特征J**：其特征在于，所述单端感测放大器进一步耦合至参考单元。<br>**《未公开》** | 无相关内容。 | 如对特征C和F的分析，对比文件未公开“单端感测放大器”的存在。因此，其“进一步耦合至参考单元”的特征自然也未被公开。 |
| **技术特征K**：其特征在于，所述磁阻随机存取存储器位单元阵列中具有耦合至所述单端感测放大器的第一多个磁阻随机存取存储器位单元的部分慢于所述磁阻随机存取存储器位单元阵列中具有耦合至所述差分感测放大器的第二多个磁阻随机存取存储器位单元的部分。<br>**《未公开》** | [0008] ... the speed of both the writing and reading operations of the XPC architecture MRAM is slower, as compared with that of the 1T1MTJ architecture MRAM. | 对比文件确实提及了其两种不同架构的MRAM阵列（1T1MTJ和XPC）具有不同的访问速度（1T1MTJ快，XPC慢）。然而，目标专利特征K所描述的速度差异，其根源在于“耦合至单端感测放大器”的部分与“耦合至差分感测放大器”的部分之间的差异，这是由感测方式不同导致的性能差异。而对比文件中速度差异的根源在于**位单元架构本身不同**（1T1MTJ vs XPC），而非感测放大器类型或连接方式的不同。对比文件未公开单端和差分感测放大器，因此无法建立“因感测方式不同导致阵列部分性能差异”的技术方案。两者技术原理不同。 |
| **技术特征L**：其中所述混合高速缓存架构被集成到至少一个半导体管芯中。<br>**《隐含公开》** | [0005] ... if an appropriate memory is chosen ... the processes for designing and manufacturing a system-on-chip (SOC) can be further simplified. [0006] Consequently, the SOC systems can have only the central processing unit (CPU) and the MRAM memory in the future. | 对比文件在背景技术和发明内容部分多次提及将所描述的混合MRAM架构用于“片上系统(SOC)”（见[0005], [0006]）。SOC是一种将多个电子组件集成在单个半导体芯片（管芯）上的集成电路。本领域技术人员结合上下文可知，对比文件所描述的混合MRAM架构旨在作为SOC中的存储部件，因此必然需要被集成到至少一个半导体管芯中来实现。虽然未使用“集成到至少一个半导体管芯中”的措辞，但根据其应用场景（SOC）可以合理且直接地推断出该技术特征。 |
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