对比文件名称：2014-01-23_US2014025880A_发明申请_US20140025880A1 SEMICONDUCTOR MEMORY CELL ARRAY HAVING FAST ARRAY AREA AND SEMICONDUCTOR MEMORY INCLUDING THE SAME
目标专利名称：257混合单端和差分感测的混合磁阻只读存储器(MRAM)高速缓存CN106463167B
模型名称：DeepSeek最新版本模型
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A：** 包括：混合高速缓存架构，其具有：磁阻随机存取存储器位单元阵列，其具有第一多个磁阻随机存取存储器位单元和耦合至所述第一多个磁阻随机存取存储器位单元的第二多个磁阻随机存取存储器位单元 <br>**《隐含公开》** | [0005] 一种半导体存储器单元阵列，其包括：第一存储器单元阵列区域，包括在芯片中以行和列的矩阵排列的第一组存储器单元并具有第一操作速度；以及第二存储器单元阵列区域，包括在芯片中以行和列的矩阵排列的第二组存储器单元并具有不同于第一操作速度的第二操作速度... <br> [0050] 慢速阵列区域120可包括第一组存储器单元，其具有第一操作速度并在同一芯片中以行和列的矩阵排列。 <br> [0052] 快速阵列区域150可包括第二组存储器单元，其具有比第一操作速度更快的第二操作速度并在同一芯片中以行和列的矩阵排列。 | 对比文件公开了一种存储器架构，包括慢速阵列区域（第一组存储器单元）和快速阵列区域（第二组存储器单元），这两个区域共同构成一个半导体存储器单元阵列（参见[0005]，[0050]，[0052]）。根据说明书[0051]，两个区域形成“同一芯片中的半导体存储器单元阵列110”，这表明它们是耦合在一起的，共同构成一个完整的阵列结构。这与目标专利的“混合高速缓存架构具有磁阻随机存取存储器位单元阵列”在整体架构概念上相对应。虽然对比文件未明确限定该阵列为“磁阻随机存取存储器位单元阵列”，但其公开的存储器阵列包含第一组和第二组单元，并耦合在一起形成统一阵列，本领域技术人员可以理解该架构可用于实现混合高速缓存。因此，该技术特征被对比文件隐含公开。 |
| **B：** 以及多个感测放大器 <br>**《直接公开》** | [0055] ...慢速阵列区域120可包括多个慢速阵列120-a1至120-an和多个位线感测放大器120-b1至120-bn。 <br> [0157] ...位线感测放大器150-b1...输入输出感测放大器180... | 对比文件明确公开了存储器阵列中包含多个感测放大器。例如，慢速阵列区域包含“多个位线感测放大器”（[0055]），快速阵列区域也包含位线感测放大器（[0157]），并且还存在“输入输出感测放大器”（[0157]）。这些都属于“多个感测放大器”的范畴。因此，本领域技术人员能够毫无疑义地得出对比文件公开了“多个感测放大器”这一技术特征。 |
| **C：** 其具有差分感测放大器和单端感测放大器 <br>**《未公开》** | 无对应引用 | 对比文件通篇描述的是位线感测放大器（BLSA）和输入输出感测放大器（IOSA），用于放大来自存储单元的信号。然而，对比文件完全没有提及或暗示这些感测放大器是基于“差分感测”还是“单端感测”的原理进行工作的。目标专利的核心创新点之一在于在均匀MRAM阵列中混合使用差分和单端两种不同的感测方案以实现速度/密度的权衡。对比文件并未公开或暗示这种特定的感测放大器类型划分。因此，该技术特征未被对比文件公开。 |
| **D：** 其中所述磁阻随机存取存储器位单元阵列是均匀的 <br>**《未公开》** | 无对应引用 | 目标专利说明书中强调“磁阻随机存取存储器位单元阵列是均匀的”（[0008], [0028], [0044]），意味着整个阵列由相同类型的MRAM位单元构成。对比文件描述的阵列（如图2、3、4、5、9、10等）中，慢速区域和快速区域通常由不同类型的存储单元构成（例如，DRAM单元 vs. BLSA单元或SRAM单元，参见[0061], [0065], [0097], [0108]），或即使单元类型相同但线负载不同（[0065], [0071]），这实质上构成了非均匀的位单元阵列。对比文件没有公开由完全相同类型、相同特性的位单元组成的均匀阵列。因此，该技术特征未被公开。 |
| **E：** 其中所述多个感测放大器的配置是不均匀的 <br>**《未公开》** | 无对应引用 | 目标专利中“感测放大器的配置是不均匀的”特指在均匀的位单元阵列上，针对不同区域（快/慢）连接了不同类型的感测放大器（差分/单端），导致配置不均。对比文件虽然描述了不同速度的阵列区域，但其感测放大器的配置是基于不同区域本身单元特性的不同（如DRAM需要BLSA，SRAM可能不需要传统BLSA），并未揭示在均匀单元阵列上通过采用不同类型感测放大器来创造不均匀配置的方案。对比文件未涉及感测放大器类型配置的“不均匀性”。因此，该技术特征未被公开。 |
| **F：** 其中所述第一多个磁阻随机存取存储器位单元中的至少一个磁阻随机存取存储器位单元耦合至所述单端感测放大器 <br>**《未公开》** | 无对应引用 | 该技术特征具体限定了第一组（对应慢速区）位单元连接到单端感测放大器。由于对比文件未公开“单端感测放大器”这一元件（见特征C分析），自然也谈不上公开该连接关系。因此，该技术特征未被公开。 |
| **G：** 以及其中所述第二多个磁阻随机存取存储器位单元中的至少两个磁阻随机存取存储器位单元耦合至所述差分感测放大器 <br>**《未公开》** | 无对应引用 | 该技术特征具体限定了第二组（对应快速区）中至少两个位单元连接到差分感测放大器。由于对比文件未公开“差分感测放大器”这一元件（见特征C分析），自然也谈不上公开该连接关系。因此，该技术特征未被公开。 |
| **H：** 其特征在于，所述磁阻随机存取存储器位单元阵列是自旋力矩转移磁阻随机存取存储器阵列 <br>**《未公开》** | [0216] 非易失性存储可以是...自旋转移力矩MRAM（STT-MRAM）... | 对比文件仅在列举非易失性存储器类型时提到了STT-MRAM（[0216]），这是一种背景技术或可选材料的提及。对比文件的核心实施例（如DRAM， SRAM， BLSA构成的阵列）并未将STT-MRAM作为其存储器单元阵列的实现方式。没有公开任何具体的存储器阵列是STT-MRAM阵列。因此，该技术特征未被公开。 |
| **I：** 其特征在于，所述磁阻随机存取存储器位单元阵列是翻转磁阻随机存取存储器阵列 <br>**《未公开》** | 无对应引用 | 对比文件全文未提及“翻转磁阻随机存取存储器”或类似概念。因此，该技术特征未被公开。 |
| **J：** 其特征在于，所述单端感测放大器进一步耦合至参考单元 <br>**《未公开》** | 无对应引用 | 对比文件未公开“单端感测放大器”，也未公开其耦合至“参考单元”的结构。目标专利中单端感测需要参考单元提供参考电流（图2，[0040]）。对比文件的感测方案中未描述此类参考单元。因此，该技术特征未被公开。 |
| **K：** 其特征在于，所述磁阻随机存取存储器位单元阵列中具有耦合至所述单端感测放大器的第一多个磁阻随机存取存储器位单元的部分慢于所述磁阻随机存取存储器位单元阵列中具有耦合至所述差分感测放大器的第二多个磁阻随机存取存储器位单元的部分 <br>**《未公开》** | [0053] 快速阵列区域150的数据访问速度可以比慢速阵列区域120的数据访问速度更快。 | 对比文件确实公开了快速阵列区域比慢速阵列区域速度更快（[0053]）。然而，这种速度差异在对比文件中归因于存储单元类型不同（异质单元）或线负载不同（同质单元但负载不同），如[0065], [0071]所述。而目标专利的技术特征K将速度差异归因于连接到不同**类型感测放大器**（单端vs差分）。由于对比文件未公开基于感测放大器类型（差分/单端）划分快慢区的技术方案，因此其公开的速度差异的成因与目标专利不同。本领域技术人员无法从对比文件中得出“因连接至单端感测放大器而慢，因连接至差分感测放大器而快”的技术方案。因此，该技术特征未被公开。 |
| **L：** 其中所述混合高速缓存架构被集成到至少一个半导体管芯中 <br>**《隐含公开》** | [0005] ...第一存储器单元阵列区域，包括**在芯片中**...第二存储器单元阵列区域，包括**在芯片中**... <br> [0048] 慢速阵列区域120和快速阵列区域150可以包括在**同一芯片中**，并且可以形成半导体存储器100的半导体存储器单元阵列110。 | 对比文件多次明确其描述的存储器阵列（包括慢速和快速区域）是形成在“同一芯片”（the same chip）中的（参见[0048], [0005]）。将电路结构集成在半导体芯片（管芯）中是本领域的常规制造方式。本领域技术人员能够毫无困难地理解，对比文件所公开的整个存储器架构是集成在至少一个半导体管芯上的。因此，该技术特征被对比文件隐含公开。 |
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