**对比文件名称**：2007-04-26_JP2007110323A_发明专利_JP2007110323A Phase adjustment circuit
**目标专利名称**：259用于存储器接口中的延迟控制的方法和设备CN106663462B
**本次调用的模型名称**：专利创造性评估模型
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：第一延迟电路，所述第一延迟电路被配置成向第二延迟电路提供电压偏置并且以一更新速率来更新所述电压偏置， | **段落[2]**：“遅延制御部40Cは、図１に示した遅延制御部40Aにおける遅延制御部402及びデジタル遅延線403に代えて、位相比較器401の比較結果に基づいて制御信号Vcを出力する遅延制御部404及び制御信号Vcに従ってクロック信号CLKを遅延させて遅延クロック信号Rclk2を生成する電圧制御遅延回路405を備えている。” <br> **段落[2]**：“したがって、この制御信号Vcによって遅延線10Bを連続的に制御することにより、遅延線10Bのゲインをクロック信号CLKの周期に連動させることができる。” <br> **段落[2]**：“各遅延ユニット15は、入力された信号を遅延させて出力するものであり、特に、ゲートにバイアス電圧Vb1及びVb2がそれぞれ与えられるＰＭＯＳトランジスタ16a及びＮＭＯＳトランジスタ16bを備えている。” | **隐含公开**。对比文件公开了“遅延制御部404”和“電圧制御遅延回路405”构成的电路（相当于第一延迟电路），其输出“制御信号Vc”（电压信号，即电压偏置）提供给“遅延線10B”（相当于第二延迟电路）。该电压偏置用于控制延迟线10B中延迟单元15的延迟（见特征B分析）。该第一延迟电路作为DLL的一部分，其运作必然涉及对电压偏置Vc的“更新”，例如DLL中的相位比较器401检测误差，延迟控制部404据此调整Vc以锁定环路。这种调整过程本身就是一种“更新”。然而，对比文件未明确描述或教导存在一个可被外部编程控制的、明确的“更新速率”参数。目标专利的核心在于有意识地控制这个更新的频率（如每N个周期更新一次）以实现功耗管理，而对比文件中的更新是DLL为维持锁定而进行的连续或周期性的反馈调节，其“速率”是DLL环路本身固有的工作频率（例如每个时钟周期比较一次），并未被独立出来作为一个可基于数据率调整以实现功耗控制的参数。因此，对比文件隐含了“提供并更新电压偏置”的基本动作，但未公开“以一（可调整的）更新速率来更新”这一限定。 |
| **技术特征B**：其中所述电压偏置控制所述第二延迟电路的延迟 | **段落[2]**：“遅延線10Bは、制御信号SSx及びVcに基づいて、クロック信号CLKに対する遅延クロック信号Rclkの遅延量を決定する。” <br> **段落[2]**：“各遅延ユニット15は、入力された信号を遅延させて出力するものであり、特に、ゲートにバイアス電圧Vb1及びVb2がそれぞれ与えられるＰＭＯＳトランジスタ16a及びＮＭＯＳトランジスタ16bを備えている。これらトランジスタは遅延調整部に相当する。バイアス電圧Vb1及びVb2は、それぞれ、制御信号Vcを、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの制御用に変換したものである。したがって、遅延ユニット15の遅延量は制御信号Vcに従って連続的に変更されるようになっている。” | **直接公开**。对比文件明确记载，“制御信号Vc”（一个电压信号，即电压偏置）输入到延迟线10B（第二延迟电路），并通过转换为偏置电压Vb1/Vb2来控制延迟单元15中晶体管的导电性，从而连续地改变延迟单元15的延迟量。这直接对应于目标专利中“电压偏置控制第二延迟电路的延迟”的技术特征。<<<B>>> |
| **技术特征C**：以及更新控制器，所述更新控制器被配置成基于被所述第二延迟电路延迟的信号的数据率来调整所述第一延迟电路的所述更新速率， | **段落[2]**：“遅延制御部40Cは、... 位相比較器401の比較結果に基づいて制御信号Vcを出力する遅延制御部404 ... を備えている。” <br> **段落[2]**：“遅延制御部404が出力する制御信号Vcは、クロック信号CLKの周波数に応じて電圧制御遅延回路405における遅延ユニットを最適制御するものである。したがって、この制御信号Vcによって遅延線10Bを連続的に制御することにより、遅延線10Bのゲインをクロック信号CLKの周期に連動させることができる。ここで、データ信号Dataとクロック信号CLKの周波数は所定の関係にあるため、実質的に、データ信号Dataのデータレートに応じて遅延線10Bのゲインが制御される。” <br> **段落[2]**：“具体的には、制御信号Vcに従って、遅延線10Bは、クロック信号CLKが低速のときには最小遅延量が大きくなるように、また、クロック信号CLKが高速のときには最小遅延量が小さくなるように制御される。” | **未公开**。对比文件公开了存在一个控制部分（延迟控制部40C，或其内部的延迟控制部404），它基于时钟CLK的频率（对应于数据率）来生成控制信号Vc，并利用Vc去**控制第二延迟电路（延迟线10B）的延迟量（增益）**。然而，技术特征C要求该控制器调整的是“第一延迟电路的更新速率”。在目标专利中，“更新速率”特指第一延迟电路（DLL）内部更新其输出的电压偏置的频率（如每N个时钟更新一次）。对比文件完全没有提及或暗示对DLL（即其第一延迟电路部分）内部电压偏置更新频率或周期的任何调整。其调整的对象是施加给第二延迟电路的“电压偏置的值”（以改变延迟量），而不是生成该电压偏置的“第一延迟电路的更新速率”。两者作用完全不同：目标专利是通过调整更新频率来管理功耗；对比文件是通过调整电压偏置值来优化延迟分辨率。因此，该特征未被公开。 |
| **技术特征D**：其中所述数据率指示所述存储器接口的数据率操作。 | **段落[2]**：“データ信号Dataとクロック信号CLKの周波数は所定の関係にあるため、実質的に、データ信号Dataのデータレートに応じて遅延線10Bのゲインが制御される。” | **隐含公开**。对比文件明确说明，其控制是基于时钟CLK的频率，而该时钟频率与数据信号Data的数据率有预定关系，因此实质上是根据数据率进行控制。虽然对比文件的应用场景是通用的数据通信相位调整，并未特指“存储器接口”，但“数据率”这一参数本身是通用的。本领域技术人员可以理解，当将该相位调整电路应用于存储器接口时，所述数据率自然指示的是存储器接口的数据率操作。因此，该限定被对比文件隐含公开。<<<d>>> |
| **技术特征E**：其特征在于，所述更新控制器被配置成在所述信号的所述数据率等于第一数据率的情况下将所述更新速率设置为第一更新速率，并且在所述信号的所述数据率等于第二数据率的情况下将所述更新速率设置为第二更新速率，其中所述第一数据率低于所述第二数据率，并且所述第一更新速率低于所述第二更新速率。 | **段落[2]**：“具体的には、制御信号Vcに従って、遅延線10Bは、クロック信号CLKが低速のときには最小遅延量が大きくなるように、また、クロック信号CLKが高速のときには最小遅延量が小さくなるように制御される。” | **未公开**。如对特征C的分析，对比文件调整的是“最小延迟量”（即第二延迟电路的增益/步进延迟），而非“更新速率”。对比文件教导了根据数据率（高低）设置不同的延迟量参数（Vc的值），但完全没有教导或暗示根据数据率去设置一个不同的“更新速率”。因此，该具体配置特征未被公开。 |
| **技术特征F**：其特征在于，所述第一延迟电路被配置成基于参考时钟来更新所述电压偏置，所述更新速率等于每N个参考时钟周期更新一次所述电压偏置，N是整数，并且所述更新控制器被配置成调整N。 | **段落[2]**：“遅延制御部40Cは、... 位相比較器401... 遅延制御部404 ... 電圧制御遅延回路405を備えている。” <br> **段落[2]**：“位相比較器401”对“クロック信号CLK”和“遅延クロック信号Rclk2”进行比较。 | **未公开**。对比文件的第一延迟电路（DLL）确实基于时钟CLK（可作为参考时钟）进行工作，其相位比较和电压更新逻辑在时钟驱动下运行。然而，对比文件完全没有公开“每N个参考时钟周期更新一次”这种可编程的、非每个周期都更新的更新机制，更没有公开一个可以调整整数N的“更新控制器”。目标专利的这一特征是实现可编程功耗的关键。对比文件的DLL运作模式是常规的、每个周期或连续进行比较和调整以维持锁定的模式，没有引入可跳过的更新周期概念。因此，该特征未被公开。 |
| **技术特征G**：其特征在于，所述更新控制器被配置成在被所述第二延迟电路延迟的信号的数据率等于第一数据率的情况下将N设置为第一值，并且在所述信号的所述数据率等于第二数据率的情况下将N设置为第二值，其中所述第一数据率低于所述第二数据率，并且N的所述第一值大于N的所述第二值。 | **段落[2]**：“具体的には、制御信号Vcに従って、遅延線10Bは、クロック信号CLKが低速のときには最小遅延量が大きくなるように、また、クロック信号CLKが高速のときには最小遅延量が小さくなるように制御される。” | **未公开**。该特征是特征F的具体应用。由于对比文件未公开可调整的整数N以及基于数据率调整N的更新控制器，因此该根据数据率高低设置不同N值（低速时N更大，更新更慢）的具体配置自然也未被公开。 |
| **技术特征H**：其特征在于，所述第一延迟电路包括：更新电路，所述更新电路被配置成针对所述电压偏置的每次更新从参考时钟生成脉冲对，其中每个脉冲对包括第一脉冲和第二脉冲，并且所述第一脉冲相对于所述第二脉冲被延迟约一个参考时钟周期 | 未找到对应内容。 | **未公开**。对比文件的第一延迟电路（DLL）包含相位比较器401、延迟控制部404和电压控制延迟电路405。其运作是基于时钟CLK和反馈时钟Rclk2的相位比较来生成误差信号，进而调整Vc。整个过程中，没有描述任何专门用于生成具有特定时间关系（如延迟一个周期）的脉冲对的“更新电路”。目标专利的更新电路（如712）是一个专门生成用于触发相位检测的脉冲对的特定结构，以实现非每个周期的更新。该特征在对比文件中未被公开。 |
| **技术特征I**：压控延迟电路，所述压控延迟电路被配置成将每个脉冲对中的所述第二脉冲延迟由所述电压偏置控制的量 | **段落[2]**：“電圧制御遅延回路405”以及“制御信号Vcに従ってクロック信号CLKを遅延させて遅延クロック信号Rclk2を生成する”。 | **直接公开**。对比文件明确公开了“電圧制御遅延回路405”（电压控制延迟电路），它根据控制信号Vc（电压偏置）对输入信号（CLK）进行延迟，生成输出信号（Rclk2）。这直接对应于“压控延迟电路被配置成将输入脉冲延迟由电压偏置控制的量”。尽管对比文件中该电路的输入是时钟CLK而非特指“脉冲对中的第二脉冲”，但其功能和结构本质相同。<<<I>>> |
| **技术特征J**：相位频率检测器，所述相位频率检测器被配置成针对每个脉冲对检测相应的第一脉冲与相应的经延迟第二脉冲之间的相位误差 | **段落[2]**：“位相比較器401”用于比较“クロック信号CLK”和“遅延クロック信号Rclk2”的相位。 | **直接公开**。对比文件公开了“位相比較器401”（相位比较器），其功能就是检测两个输入信号（CLK和Rclk2）之间的相位误差。这直接对应于相位频率检测器检测两个脉冲之间相位误差的功能。尽管输入信号不是特指来自“脉冲对”，但其检测相位误差的作用相同。<<<J>>> |
| **技术特征K**：以及电压偏置控制器，所述电压偏置控制器被配置成基于相应的检测到的相位误差来更新用于每个脉冲对的所述电压偏置。 | **段落[2]**：“遅延制御部404”基于“位相比較器401の比較結果”来输出“制御信号Vc”。 | **直接公开**。对比文件公开了“遅延制御部404”（延迟控制部），它接收相位比较器401的检测结果，并基于此生成/更新控制信号Vc（电压偏置）。这直接对应于电压偏置控制器基于检测到的相位误差来更新电压偏置的功能。<<<K>>> |
| **技术特征L**：其特征在于，所述更新电路被配置成以每N个参考时钟周期一个脉冲对的速率来生成所述脉冲对，N是整数，并且所述更新控制器被配置成调整N。 | 未找到对应内容。 | **未公开**。如对特征H和F的分析，对比文件不存在专门生成脉冲对的“更新电路”，更不存在该电路以可调周期（每N个周期）生成脉冲对的机制。该特征是目标专利实现可编程更新速率的核心硬件特征之一，在对比文件中未被公开。 |
| **技术特征M**：其特征在于，所述更新控制器被配置成在被所述第二延迟电路延迟的信号的数据率等于第一数据率的情况下将N设置为第一值，并且在所述信号的所述数据率等于第二数据率的情况下将N设置为第二值，其中所述第一数据率低于所述第二数据率，并且N的所述第一值大于N的所述第二值。 | 未找到对应内容。 | **未公开**。该特征是特征L的具体应用。由于对比文件未公开可调整N的更新电路及相应的控制器，因此该根据数据率设置N值的具体配置自然也未被公开。 |
| **技术特征N**：其特征在于，由所述电压偏置控制的所述第二延迟电路的延迟是所述第二延迟电路的步进延迟，并且所述第二延迟电路被配置成将信号延迟所述步进延迟的倍数。 | **段落[2]**：“遅延線10Bは、複数（本例では３個）の遅延ユニット15と、制御信号SSxに基づいてこれら遅延ユニット15の直列接続段数を切り替える接続制御部12とを備えている。” <br> **段落[2]**：“また、制御信号Vcに応じて連続的に変化する遅延ユニット15の遅延量に、制御信号SSxに従って離散的に設定される遅延ユニット15の直列接続段数をかけたものが遅延線10Bのゲインとなる。” | **隐含公开**。对比文件中的第二延迟电路（延迟线10B）由多个延迟单元15串联构成。每个延迟单元15的延迟量由电压偏置Vc连续控制，这相当于定义了每个延迟单元的基本延迟（可类比为“步进延迟”，虽然其值连续可调而非固定步进）。通过连接控制部12选择串联的延迟单元数量（段数），可以实现对输入信号总延迟的离散控制，这个总延迟就是单个延迟单元延迟量（步进延迟）的倍数。本领域技术人员可以毫无疑义地理解，这种通过选择串联单元数量来获得不同延迟的结构，本质上是将信号延迟了“单位延迟”（由Vc控制）的整数倍。因此，该特征被对比文件隐含公开。<<<n>>> |
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