对比文件名称：2008-06-26_US2008150597A_发明申请_US20080150597A1 APPARATUS AND METHODS FOR CONTROLLING DELAY USING A DELAY UNIT AND A PHASE LOCKED LOOP
目标专利名称：用于存储器接口中的延迟控制的方法和设备CN106663462B
本次调用模型名称：GPT-4o
作为资深专利代理师，我已对目标专利和对比文件进行深入分析。以下是根据目标专利权利要求的技术特征划分创建的特征比对表格，并对每个技术特征的公开性进行判断。
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A. 包括：第一延迟电路，所述第一延迟电路被配置成向第二延迟电路提供电压偏置并且以一更新速率来更新所述电压偏置，《隐含公开》** | 第[0053]段：“In method embodiments, a delay unit 320 is biased with a bias voltage/current that is generated from the phase locked loop 310.” 第[0054]-[0056]段描述了PLL 310包括相位频率检测器301、电荷泵302、环路滤波器303、电压-电流转换器304和环形振荡器305，并基于输入信号FIN和反馈信号FOUT/N之间的频率/相位差生成控制电压VCON和偏置电流。 | 目标专利中，“第一延迟电路”指主延迟电路（如DLL），其生成并更新电压偏置给从延迟电路。对比文件中，PLL 310（相当于第一延迟电路）生成控制电压/偏置电流，并提供给延迟单元320（相当于第二延迟电路）。PLL 310通过其内部环路（PFD、电荷泵、环路滤波器）持续工作，基于参考信号（FIN）与反馈信号的相位差来“更新”其输出的控制电压/偏置电流，以实现锁相和稳定。虽然对比文件未明确使用“更新速率”这一术语，也未描述可编程的更新间隔，但其PLL的持续调整行为本质上构成了对输出偏置的连续“更新”。因此，本领域技术人员能够从对比文件推理出“第一延迟电路提供并更新偏置”这一技术方案。 |
| **B. 其中所述电压偏置控制所述第二延迟电路的延迟《直接公开》** | 第[0049]段：“The delay unit 320 controls the delay interval of the delay cell block 315 based on a bias current provided by the PLL 310...” 第[0062]段：“each of the delay cells 312 delays a received signal by the delay interval based on the increased or decreased bias current.” | 目标专利中，电压偏置控制从延迟电路的延迟（特别是步进延迟）。对比文件明确公开了延迟单元320的延迟间隔（delay interval）由PLL 310提供的偏置电流（bias current）控制。这是延迟控制环路的核心原理，作用完全相同。因此，该技术特征被对比文件直接公开。 |
| **C. 以及更新控制器，所述更新控制器被配置成基于被所述第二延迟电路延迟的信号的数据率来调整所述第一延迟电路的所述更新速率，《未公开》** | 无对应内容。 | 目标专利的核心发明点之一是设置“更新控制器”，其根据被延迟信号（即存储器接口数据信号）的数据率，动态调整第一延迟电路（主DLL）更新电压偏置的速率，以实现功耗与性能的平衡。对比文件全文未提及任何“更新控制器”或类似功能的模块，也未描述根据数据率（data rate）来调整任何更新速率或更新间隔的概念。PLL 310的运作是连续且实时的，其“更新”速率是固有的环路响应速度，并非一个可被外部控制器基于应用数据率而编程调整的参数。因此，该技术特征既未被直接公开，也无法从对比文件内容中合理推断得出。 |
| **D. 其中所述数据率指示所述存储器接口的数据率操作。《隐含公开》** | 第[0048]段：“For example, a reference signal may correspond to a data strobe signal DQS used in a double data rate synchronous dynamic random access memory (DDR SDRAM) device.” | 目标专利中，“数据率”明确指存储器接口（如DDR接口）的操作数据率。对比文件同样将参考信号示例为用于DDR SDRAM设备的数据选通信号DQS。在存储器接口领域，数据选通信号DQS的频率与数据传输率直接相关（例如，在DDR中，DQS频率是数据率的一半）。因此，本领域技术人员阅读对比文件时，能够理解其处理的信号（DQS）所关联的正是存储器接口的数据率操作。但需注意，对比文件仅隐含了“数据率”这一应用背景的存在，并未如特征C所述利用该数据率去控制更新速率。 |
| **E. 其特征在于，所述更新控制器被配置成在所述信号的所述数据率等于第一数据率的情况下将所述更新速率设置为第一更新速率，并且在所述信号的所述数据率等于第二数据率的情况下将所述更新速率设置为第二更新速率，其中所述第一数据率低于所述第二数据率，并且所述第一更新速率低于所述第二更新速率。《未公开》** | 无对应内容。 | 该技术特征是对特征C的具体化，描述了更新控制器根据不同的数据率设置不同的更新速率，且更新速率与数据率正相关。对比文件中完全没有涉及根据数据率来设置或调整任何“更新速率”的逻辑或电路。因此，该技术特征未被公开。 |
| **F. 其特征在于，所述第一延迟电路被配置成基于参考时钟来更新所述电压偏置，所述更新速率等于每N个参考时钟周期更新一次所述电压偏置，N是整数，并且所述更新控制器被配置成调整N。《未公开》** | 第[0054]段描述了PLL 310的操作，其基于参考信号（第一输入信号FIN）工作。 | 目标专利中，明确将“更新速率”量化为“每N个参考时钟周期更新一次”，并通过调整整数N来实现可编程的功率控制。对比文件中，PLL 310虽然基于参考信号（FIN）工作并不断调整其输出偏置，但这种调整是环路连续反馈的结果，并非以“每N个周期一次”的离散、可编程节拍进行。对比文件未公开任何计数器、分频器或控制逻辑来实现这种可变的更新周期（N）。因此，该技术特征未被公开。 |
| **G. 其特征在于，所述更新控制器被配置成在被所述第二延迟电路延迟的信号的数据率等于第一数据率的情况下将N设置为第一值，并且在所述信号的所述数据率等于第二数据率的情况下将N设置为第二值，其中所述第一数据率低于所述第二数据率，并且N的所述第一值大于N的所述第二值。《未公开》** | 无对应内容。 | 该技术特征是特征F和C的结合，具体描述了N值与数据率之间的反比关系（数据率低则N值大，更新慢）。对比文件未公开可调的N值，更未建立N值与数据率之间的任何关联。因此，该技术特征未被公开。 |
| **H. 其特征在于，所述第一延迟电路包括：更新电路，所述更新电路被配置成针对所述电压偏置的每次更新从参考时钟生成脉冲对，其中每个脉冲对包括第一脉冲和第二脉冲，并且所述第一脉冲相对于所述第二脉冲被延迟约一个参考时钟周期《未公开》** | 无对应内容。 | 目标专利中，“更新电路”（如712）是一个具体电路模块，用于生成具有特定时序关系（ZQ脉冲比Q脉冲延迟约一个时钟周期）的脉冲对，以触发后续的相位检测和偏置更新。对比文件中的PLL 310没有这样的专用“更新电路”。其相位频率检测器301直接比较外部输入信号FIN和内部反馈信号FOUT/N，没有从参考时钟生成特定脉冲对的过程。因此，该技术特征未被公开。 |
| **I. 压控延迟电路，所述压控延迟电路被配置成将每个脉冲对中的所述第二脉冲延迟由所述电压偏置控制的量《隐含公开》** | 第[0049]段：“The delay unit 320 includes a delay cell block 315 generating delayed signals by sequentially delaying the reference signal by a uniform delay interval...” 第[0062]段：“each of the delay cells 312 delays a received signal by the delay interval based on the increased or decreased bias current.” | 目标专利中，“压控延迟电路”（如时钟延迟电路515/1615）的功能是用电压偏置来控制对输入信号（Q脉冲）的延迟量。对比文件中的“延迟单元块315”（delay cell block 315）及其内部的延迟单元312，正是由PLL提供的偏置电流/电压控制其延迟间隔的电路。虽然对比文件中该延迟电路处理的信号是参考信号（如DQS），而非目标专利中特定的“脉冲对中的第二脉冲”，但其“由电压偏置控制延迟量”的核心功能和技术手段是相同的。本领域技术人员能够理解，一个压控延迟电路可以应用于延迟各种信号，包括脉冲信号。因此，该技术特征被对比文件隐含公开。 |
| **J. 相位频率检测器，所述相位频率检测器被配置成针对每个脉冲对检测相应的第一脉冲与相应的经延迟第二脉冲之间的相位误差《直接公开》** | 第[0054]段：“The phase/frequency detector 301 generates a first control signal UP and a second control signal DN by comparing a frequency/phase between the first input signal FIN and the second input signal FOUT/N.” | 目标专利中，相位频率检测器（PFD）用于检测两个信号（ZQ脉冲和经延迟的Q脉冲）之间的相位误差。对比文件中的相位/频率检测器301同样用于检测两个输入信号（FIN和FOUT/N）之间的频率/相位差，并生成相应的控制信号（UP/DN）。两者作用完全相同，都是通过比较两个信号的相位来产生误差信号。虽然输入信号的具体来源和形式不同，但PFD的基本功能和技术实质是一致的。因此，该技术特征被对比文件直接公开。 |
| **K. 以及电压偏置控制器，所述电压偏置控制器被配置成基于相应的检测到的相位误差来更新用于每个脉冲对的所述电压偏置。《直接公开》** | 第[0054]-[0055]段：“The charge pump 302 controls an amount of a current to or from the loop filter 303 based on the first control signal UP and the second control signal DN. The loop filter 303 generates the control voltage VCON based on the charging/discharging current...” | 目标专利中，“电压偏置控制器”（如525）根据PFD输出的相位误差信号来更新电压偏置，通常由电荷泵和环路滤波器实现。对比文件中，电荷泵302和环路滤波器303组成的电路，正是基于PFD 301输出的UP/DN信号来生成和调整控制电压VCON，这个VCON进而被转换成偏置电流用于控制延迟。该电路的作用同样是基于相位误差来更新（调整）控制电压/偏置，功能和技术手段完全对应。因此，该技术特征被对比文件直接公开。 |
| **L. 其特征在于，所述更新电路被配置成以每N个参考时钟周期一个脉冲对的速率来生成所述脉冲对，N是整数，并且所述更新控制器被配置成调整N。《未公开》** | 无对应内容。 | 该技术特征结合了特征H和F，强调了脉冲对生成速率（即更新速率）的可编程性（每N个周期一对，N可调）。如前述，对比文件不存在“更新电路”，更没有以可编程速率（每N个周期）生成脉冲对的概念。因此，该技术特征未被公开。 |
| **M. 其特征在于，所述更新控制器被配置成在被所述第二延迟电路延迟的信号的数据率等于第一数据率的情况下将N设置为第一值，并且在所述信号的所述数据率等于第二数据率的情况下将N设置为第二值，其中所述第一数据率低于所述第二数据率，并且N的所述第一值大于N的所述第二值。《未公开》** | 无对应内容。 | 该技术特征是特征G的重复或细化，同样描述了基于数据率调整N值的具体逻辑。对比文件未公开任何相关内容。因此，该技术特征未被公开。 |
| **N. 其特征在于，由所述电压偏置控制的所述第二延迟电路的延迟是所述第二延迟电路的步进延迟，并且所述第二延迟电路被配置成将信号延迟所述步进延迟的倍数。《直接公开》** | 第[0049]段：“The delay unit 320 includes a delay cell block 315 generating delayed signals by sequentially delaying the reference signal by a uniform delay interval...” 第[0063]段：“The multiplexer 317 selects one of the delayed signals as the delayed reference signal based on the selection signal.” | 目标专利中，从延迟电路（如315）的延迟是“步进延迟”的倍数，通过选择不同数量的延迟单元或不同抽头来实现。对比文件中，延迟单元块315生成一系列具有“均匀延迟间隔”（uniform delay interval）的延迟信号，这个“均匀延迟间隔”即相当于“步进延迟”。复用器317从这些延迟信号中选择一个输出，这意味着总延迟是基本延迟间隔（步进延迟）的整数倍。两者技术方案的作用和实现方式完全相同。因此，该技术特征被对比文件直接公开。 |
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