对比文件名称：2007-04-12_US2007080728A_发明申请_US20070080728A1 Phase adjustment circuit
目标专利名称：用于存储器接口中的延迟控制的方法和设备CN106663462B
本次调用的模型名称：DeepSeek-R1
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：第一延迟电路，所述第一延迟电路被配置成向第二延迟电路提供电压偏置并且以一更新速率来更新所述电压偏置，<br>**判断结果：未公开** | 参见[0040]段：“所述延迟控制部分40C包括一延迟控制部分404……和一电压控制延迟电路405……所述延迟控制部分404控制所述电压控制延迟电路405以使所述延迟时钟信号Rclk2比所述时钟信号CLK落后一个周期。”<br>参见[0050]段：“因此，通过使用所述控制信号Vc连续控制所述延迟线10B，所述延迟线10B的增益可与所述时钟信号CLK的周期相关联。” | 对比文件公开了延迟控制部分40C（包含404和405）生成一个控制信号（Vc，电压信号）并提供给延迟线10B，该信号用于控制延迟线10B的延迟量（增益）。这与目标专利中“第一延迟电路向第二延迟电路提供电压偏置”在功能上有相似之处。然而，目标专利明确限定了第一延迟电路以“一更新速率”来更新该电压偏置，强调了周期性或事件驱动的更新行为。对比文件仅描述了控制信号Vc基于时钟频率被生成和调整，但并未公开该控制信号是以一个特定的“更新速率”被周期性刷新的机制。本领域技术人员无法从对比文件毫无疑义地得出或合理推断出存在一个可调整的“更新速率”及其控制机制。因此，技术特征A未被直接公开或隐含公开。 |
| **技术特征B**：其中所述电压偏置控制所述第二延迟电路的延迟<br>**判断结果：直接公开** | 参见[0050]段：“因此，通过使用所述控制信号Vc连续控制所述延迟线10B，所述延迟线10B的增益可与所述时钟信号CLK的周期相关联。”<br>参见[0049]段：“因此，所述延迟单元15的延迟量根据所述控制信号Vc连续变化。” | 对比文件明确公开了控制信号Vc（一个电压信号）用于控制延迟线10B（相当于第二延迟电路）的增益或延迟量（参见[0049]和[0050]段）。控制信号Vc由延迟控制部分40C产生并提供给延迟线10B。这直接对应于目标专利中“电压偏置控制第二延迟电路的延迟”的技术特征。作用相同，都是通过一个电压信号来调节受控延迟电路的延迟时间。因此，技术特征B被直接公开。 |
| **技术特征C**：以及更新控制器，所述更新控制器被配置成基于被所述第二延迟电路延迟的信号的数据率来调整所述第一延迟电路的所述更新速率，<br>**判断结果：未公开** | 参见[0050]段：“所述控制信号Vc……根据所述时钟信号CLK的频率而优化地控制……所述延迟单元。因此，通过使用所述控制信号Vc连续控制所述延迟线10B，所述延迟线10B的增益可与所述时钟信号CLK的周期相关联。由于所述数据信号Data和所述时钟信号CLK的频率处于预定关系中，所述延迟线10B的增益实质上根据所述数据信号Data的数据率而被控制。”<br>参见[0047]段：“所述延迟控制部分40A被实现为一数字DLL……所述延迟控制部分402控制所述数字延迟线403以使所述延迟时钟信号Rclk2比所述时钟信号CLK落后一个周期。” | 对比文件公开了延迟控制部分40C（或40A）根据时钟信号CLK的频率（其与数据率相关）来生成或调整控制信号Vc（或RSx），从而控制延迟线10B（第二延迟电路）的增益。这相当于根据数据率调整“电压偏置”（控制信号Vc）的“值”。然而，目标专利的技术特征C强调的是调整“更新速率”，即改变电压偏置值被刷新或调整的频率（例如，每N个时钟周期更新一次）。对比文件完全没有提及控制信号Vc的生成或调整存在一个可变的“速率”，更不用说存在一个独立的“更新控制器”来基于数据率调整这个速率。对比文件调整的是控制信号的幅度以匹配频率，而非调整信号生成的时序频率。因此，技术特征C未被公开。 |
| **技术特征D**：其中所述数据率指示所述存储器接口的数据率操作。<br>**判断结果：隐含公开** | 参见[0050]段：“由于所述数据信号Data和所述时钟信号CLK的频率处于预定关系中，所述延迟线10B的增益实质上根据所述数据信号Data的数据率而被控制。” | 对比文件明确指出，其控制是基于时钟信号CLK的频率，而该频率与数据信号Data的数据率有预定关系，因此控制实质上根据数据率进行。虽然对比文件的应用场景不特定于“存储器接口”，但其原理是通用的：根据传输数据的数据率来调整延迟电路的参数。本领域技术人员可以合理推断，当将该技术应用于一个包含延迟电路的存储器接口时，所述数据率自然指示的是该存储器接口操作的数据率。因此，技术特征D被隐含公开。 |
| **技术特征E**：其特征在于，所述更新控制器被配置成在所述信号的所述数据率等于第一数据率的情况下将所述更新速率设置为第一更新速率，并且在所述信号的所述数据率等于第二数据率的情况下将所述更新速率设置为第二更新速率，其中所述第一数据率低于所述第二数据率，并且所述第一更新速率低于所述第二更新速率。<br>**判断结果：未公开** | 参见[0050]段：“具体地，根据所述控制信号Vc控制所述延迟线10B，使得当所述时钟信号CLK慢时最小延迟量较大，而当所述时钟信号CLK快时最小延迟量较小。”<br>参见[0038]段：“具体地，所述延迟线10A根据所述控制信号RSx被控制，使得当所述时钟信号CLK慢时最小延迟量较大，而当所述时钟信号CLK快时最小延迟量较小。” | 对比文件公开了根据时钟频率（关联数据率）调整延迟线的“最小延迟量”（即增益），在低数据率时设置较大的最小延迟量，在高数据率时设置较小的最小延迟量。这调整的是延迟量的大小，而非目标专利特征E所限定的“更新速率”的快慢。特征E要求的是基于不同数据率设置不同的更新频率（速率）。对比文件完全没有涉及任何关于“更新速率”可变的概念，因此更不可能公开根据数据率高低反向设置更新速率（低数据率对应低更新速率）的具体方案。因此，技术特征E未被公开。 |
| **技术特征F**：其特征在于，所述第一延迟电路被配置成基于参考时钟来更新所述电压偏置，所述更新速率等于每N个参考时钟周期更新一次所述电压偏置，N是整数，并且所述更新控制器被配置成调整N。<br>**判断结果：未公开** | 对比文件中未找到关于基于参考时钟以“每N个周期更新一次”的速率来更新控制信号Vc或RSx的记载。延迟控制部分40C（DLL或PLL）内部可能使用参考时钟进行操作，但其输出控制信号Vc的调整是环路连续作用的结果，并非以“每N个周期”这样的离散、可编程的节奏进行。 | 技术特征F定义了电压偏置更新操作的具体时序机制：基于参考时钟，以每N个周期一次的速率进行，且N可调。这是实现可编程功率/性能权衡的核心。对比文件中的延迟控制部分（如DLL 40A或PLL 40D）虽然也使用参考时钟，但其生成控制信号（Vc或RSx）的过程是锁相环或延迟锁定环的连续反馈调节过程，目的是使输出信号（Rclk2或CLK）的相位/频率锁定。该过程并未被描述为以可编程的、离散的时间间隔（每N个周期）来“更新”输出给外部延迟线的控制信号。本领域技术人员无法从对比文件得出或推断出这种特定的、可调整N的周期性更新机制。因此，技术特征F未被公开。 |
| **技术特征G**：其特征在于，所述更新控制器被配置成在被所述第二延迟电路延迟的信号的数据率等于第一数据率的情况下将N设置为第一值，并且在所述信号的所述数据率等于第二数据率的情况下将N设置为第二值，其中所述第一数据率低于所述第二数据率，并且N的所述第一值大于N的所述第二值。<br>**判断结果：未公开** | 同技术特征F的引用，对比文件未公开“N”或类似的可调更新周期参数。 | 技术特征G是特征F的进一步具体化，明确了N值根据数据率高低进行反向设置（低数据率对应大N值，即更新更慢）。由于对比文件根本未公开“以每N个参考时钟周期更新一次”这一基础概念（特征F），因此其基于数据率设置具体N值的方案（特征G）也无从谈起。因此，技术特征G未被公开。 |
| **技术特征H**：其特征在于，所述第一延迟电路包括：更新电路，所述更新电路被配置成针对所述电压偏置的每次更新从参考时钟生成脉冲对，其中每个脉冲对包括第一脉冲和第二脉冲，并且所述第一脉冲相对于所述第二脉冲被延迟约一个参考时钟周期<br>**判断结果：未公开** | 对比文件中未发现任何关于“更新电路”从参考时钟生成具有特定时序关系（延迟约一个周期）的“脉冲对”的记载。图1、4、5、7中的延迟控制部分（40A, 40B, 40C, 40D）内部包含相位比较器、环路滤波器等，但其输出是控制信号（RSx或Vc），并非用于内部比较的脉冲对。 | 技术特征H描述了主延迟电路内部一个非常具体的电路模块（更新电路）及其功能：生成用于相位检测的脉冲对。这对实现周期性更新至关重要。对比文件中的延迟控制部分（如DLL）虽然也包含相位比较器，但其两个输入信号通常是直接来自参考时钟和反馈时钟，并未经过一个专门的“更新电路”处理成特定格式的脉冲对。本领域技术人员无法从对比文件毫无疑义地得出或合理推断出存在这样一个生成延迟一个时钟周期的脉冲对的电路。因此，技术特征H未被公开。 |
| **技术特征I**：压控延迟电路，所述压控延迟电路被配置成将每个脉冲对中的所述第二脉冲延迟由所述电压偏置控制的量<br>**判断结果：未公开** | 参见[0050]段及图5、6，对比文件公开了“电压控制延迟电路405”以及延迟线10B中的“延迟单元15”，其延迟由控制信号Vc（电压信号）控制。 | 对比文件确实公开了压控延迟电路（405）和压控延迟单元（15）。然而，技术特征I限定了该压控延迟电路的具体功能是“将每个脉冲对中的所述第二脉冲延迟”。由于对比文件并未公开“脉冲对”（特征H），因此也就不存在将“脉冲对中的第二脉冲”进行延迟的特定应用场景。虽然压控延迟电路本身被公开，但其在目标专利中扮演的特定角色（处理脉冲对）并未在对比文件中揭示。因此，技术特征I未被公开。 |
| **技术特征J**：相位频率检测器，所述相位频率检测器被配置成针对每个脉冲对检测相应的第一脉冲与相应的经延迟第二脉冲之间的相位误差<br>**判断结果：未公开** | 参见[0040]段及图1，对比文件公开了相位比较器401，用于比较时钟信号CLK和延迟时钟信号Rclk2的相位。 | 对比文件公开了相位频率检测器（相位比较器401）。然而，技术特征J限定了该PFD的具体功能是“针对每个脉冲对检测相应的第一脉冲与相应的经延迟第二脉冲之间的相位误差”。同样，由于“脉冲对”这一概念未被公开，PFD在目标专利中的这种特定工作模式（比较脉冲对）也就未被公开。对比文件中的PFD是比较两个连续的时钟信号。因此，技术特征J未被公开。 |
| **技术特征K**：以及电压偏置控制器，所述电压偏置控制器被配置成基于相应的检测到的相位误差来更新用于每个脉冲对的所述电压偏置。<br>**判断结果：未公开** | 参见[0040]段：“一延迟控制部分404用于基于来自所述相位比较器401的比较结果输出所述控制信号Vc”。 | 对比文件公开了延迟控制部分404，其基于相位比较器401的输出生成/调整控制信号Vc。这可以看作是一个电压偏置控制器。然而，技术特征K限定了该控制器“基于相应的检测到的相位误差来更新用于每个脉冲对的所述电压偏置”。由于“脉冲对”以及与之关联的“每个脉冲对”的更新事件未被公开，该控制器的具体触发和工作时序（针对每个脉冲对进行更新）也就未被公开。因此，技术特征K未被公开。 |
| **技术特征L**：其特征在于，所述更新电路被配置成以每N个参考时钟周期一个脉冲对的速率来生成所述脉冲对，N是整数，并且所述更新控制器被配置成调整N。<br>**判断结果：未公开** | 同技术特征H，对比文件未公开“更新电路”及“脉冲对”。因此，更不存在以可调速率（每N个周期一对）生成脉冲对的机制。 | 技术特征L是特征H的进一步限定，增加了脉冲对生成速率可调（由N控制）的特征。由于基础特征H（更新电路生成脉冲对）未被公开，此附加特征自然也未被公开。因此，技术特征L未被公开。 |
| **技术特征M**：其特征在于，所述更新控制器被配置成在被所述第二延迟电路延迟的信号的数据率等于第一数据率的情况下将N设置为第一值，并且在所述信号的所述数据率等于第二数据率的情况下将N设置为第二值，其中所述第一数据率低于所述第二数据率，并且N的所述第一值大于N的所述第二值。<br>**判断结果：未公开** | 同技术特征G和L，对比文件未公开“N”或“脉冲对生成速率”的概念。 | 技术特征M是特征L的进一步具体化，明确了根据数据率调整N值。由于特征L未被公开，此具体方案也无从谈起。因此，技术特征M未被公开。 |
| **技术特征N**：其特征在于，由所述电压偏置控制的所述第二延迟电路的延迟是所述第二延迟电路的步进延迟，并且所述第二延迟电路被配置成将信号延迟所述步进延迟的倍数。<br>**判断结果：直接公开** | 参见[0049]段及图5：“所述延迟线10B的增益是所述延迟单元15的延迟量……乘以根据所述控制信号SSx离散设置的串联连接的所述延迟单元15的数量。”<br>参见[0038]段及图2、3：延迟线10A通过连接控制部分12改变串联的延迟单元11或延迟单元组14的数量来调整总延迟。 | 对比文件明确公开了延迟线（10A或10B，相当于第二延迟电路）的总延迟是由多个基本延迟单元（11, 13, 15）串联实现的。每个基本延迟单元的延迟量由控制信号（RSx或Vc，相当于电压偏置）控制（参见[0034],[0049]）。因此，这个受控的基本延迟单元的延迟量就相当于“步进延迟”。而通过连接控制部分改变串联单元的数量，就实现了将信号延迟“步进延迟的倍数”。这与目标专利中从延迟电路（如图4的430）通过多路复用器选择不同数量延迟元件的输出，以实现步进延迟倍数的延迟，在原理和作用上完全相同。因此，技术特征N被直接公开。 |
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