对比文件名称：2009-04-02_US2009085618A_发明申请_US20090085618A1 WAKE-UP CIRCUIT
目标专利名称：259用于存储器接口中的延迟控制的方法和设备CN106663462B
模型名称：DeepSeek最新版本模型
## 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：第一延迟电路，所述第一延迟电路被配置成向第二延迟电路提供电压偏置并且以一更新速率来更新所述电压偏置，《隐含公开》 | [0001] “The Master DLL locks to a certain delay for a given reference clock (Ref Clk) and communicates the delay information to the slave DLL 108 via a Control Bias voltage signal generated by a replica bias generator circuit 104.” <br> [0003] “This replica bias signal (Control Bias) is provided to the slave VCDL... to control the delay of the signal applied to the slave DLL 108...” | 对比文件公开了主DLL（第一延迟电路）通过副本偏置发生器电路生成控制偏置（Control Bias）电压信号，并将该信号提供给从DLL（第二延迟电路）以控制其延迟。目标专利中第一延迟电路“提供电压偏置”的作用与此相同。关于“以一更新速率来更新所述电压偏置”，对比文件中的主DLL作为延迟锁定环（DLL），其偏置信号是基于参考时钟和反馈时钟的相位比较结果动态调整以维持锁定的。这意味着偏置信号会持续或周期性更新以跟踪和补偿环境变化。虽然对比文件未明确“更新速率”这一概念，但本领域技术人员可以毫无疑义地理解，任何DLL都需要以某种速率（例如每个时钟周期或基于环路带宽）来更新其控制电压（偏置）以维持锁定。因此，该技术特征被对比文件隐含公开。 |
| **技术特征B**：其中所述电压偏置控制所述第二延迟电路的延迟《直接公开》 | [0003] “...to control the delay of the signal applied to the slave DLL 108 in accordance with the desired delay that is generated at the master DLL circuit 102.” | 对比文件明确记载了主DLL生成的偏置信号（Control Bias）被提供给从DLL，以控制施加到从DLL的信号的延迟（control the delay）。这与技术特征B中“电压偏置控制所述第二延迟电路的延迟”的描述完全一致，作用相同。因此，该技术特征被对比文件直接公开。 |
| **技术特征C**：以及更新控制器，所述更新控制器被配置成基于被所述第二延迟电路延迟的信号的数据率来调整所述第一延迟电路的所述更新速率，《未公开》 | 对比文件未公开相关内容。 | 技术特征C的核心在于存在一个“更新控制器”，并且该控制器基于“被第二延迟电路延迟的信号的数据率”来动态调整第一延迟电路的更新速率。对比文件全文（包括背景技术和具体实施方式）仅描述了主从DLL的基本架构以及用于快速唤醒从DLL的唤醒电路。其中未提及任何根据数据率（data rate）来调整主DLL更新其偏置信号的速率（update rate）的控制器或相应机制。主DLL的偏置生成和更新是连续进行的，以维持环路锁定，其更新行为与从DLL所处理信号的数据率无关。因此，该技术特征既未被直接公开，也未被隐含公开。 |
| **技术特征D**：其中所述数据率指示所述存储器接口的数据率操作。《未公开》 | 对比文件未公开相关内容。 | 技术特征D是对技术特征C中“数据率”的进一步限定，指明该数据率指示的是存储器接口的数据率操作。由于对比文件完全没有涉及基于数据率调整更新速率的技术构思（技术特征C），自然也未能公开该数据率的具体含义是指示存储器接口的数据率操作。因此，该技术特征未被公开。 |
| **技术特征E**：其特征在于，所述更新控制器被配置成在所述信号的所述数据率等于第一数据率的情况下将所述更新速率设置为第一更新速率，并且在所述信号的所述数据率等于第二数据率的情况下将所述更新速率设置为第二更新速率，其中所述第一数据率低于所述第二数据率，并且所述第一更新速率低于所述第二更新速率。《未公开》 | 对比文件未公开相关内容。 | 技术特征E是技术特征C的具体实施方案，详细说明了更新控制器如何根据不同的数据率（第一、第二数据率）设置不同的更新速率（第一、第二更新速率），且较低数据率对应较低更新速率。对比文件未公开任何与数据率相关联的更新速率调整机制，更未公开这种具体的对应关系。因此，该技术特征未被公开。 |
| **技术特征F**：其特征在于，所述第一延迟电路被配置成基于参考时钟来更新所述电压偏置，所述更新速率等于每N个参考时钟周期更新一次所述电压偏置，N是整数，并且所述更新控制器被配置成调整N。《未公开》 | [0002] “...a master DLL ... may comprise a phase-frequency detector, a charge pump, a loop filter, and a programmable voltage controlled delay line (VCDL), coupled as is commonly known, to generate a clock with desired delay characteristics from an applied reference clock (Ref Clk)...” | 对比文件公开了主DLL（第一延迟电路）基于参考时钟（Ref Clk）工作，其内部包含PFD、电荷泵等以生成和调整偏置。这公开了“基于参考时钟来更新所述电压偏置”。然而，对比文件完全没有提及“更新速率等于每N个参考时钟周期更新一次”这种可编程的、离散化的更新周期概念，更没有提及存在一个用于调整整数N的“更新控制器”。主DLL的更新是环路连续反馈控制的一部分，其速率由环路特性决定，并非以“每N个周期”的离散方式进行，且不可编程调整。因此，技术特征F中关于可编程更新周期（每N个周期）及调整N的控制器的内容未被公开。 |
| **技术特征G**：其特征在于，所述更新控制器被配置成在被所述第二延迟电路延迟的信号的数据率等于第一数据率的情况下将N设置为第一值，并且在所述信号的所述数据率等于第二数据率的情况下将N设置为第二值，其中所述第一数据率低于所述第二数据率，并且N的所述第一值大于N的所述第二值。《未公开》 | 对比文件未公开相关内容。 | 技术特征G是技术特征F和C的结合，具体描述了更新控制器如何根据数据率来设置整数N的值。如前述，对比文件既未公开基于数据率调整更新速率的控制器（技术特征C），也未公开以“每N个周期”方式更新偏置的机制（技术特征F），因此该具体实施方案也未被公开。 |
| **技术特征H**：其特征在于，所述第一延迟电路包括：更新电路，所述更新电路被配置成针对所述电压偏置的每次更新从参考时钟生成脉冲对，其中每个脉冲对包括第一脉冲和第二脉冲，并且所述第一脉冲相对于所述第二脉冲被延迟约一个参考时钟周期《直接公开》 | [0002] “...a master DLL (such as master DLL 102) may comprise a phase-frequency detector, a charge pump, a loop filter, and a programmable voltage controlled delay line (VCDL), coupled as is commonly known, to generate a clock with desired delay characteristics from an applied reference clock (Ref Clk) and a self-generated feedback clock (Feedback Clk).” | 对比文件公开了主DLL包含相位频率检测器（PFD）。在常规的DLL电路中，PFD接收参考时钟（Ref Clk）和来自VCDL的反馈时钟（Feedback Clk），这两个时钟信号可以看作是“脉冲对”。反馈时钟本质上是参考时钟经过VCDL延迟后生成的，因此可以理解为参考时钟是“第一脉冲”，反馈时钟是延迟后的“第二脉冲”。更关键的是，在锁定状态下，反馈时钟与参考时钟的相位对齐，这意味着它们的有效边沿（如上升沿）之间存在固定的时间关系。为了实现锁定，DLL会调整VCDL使反馈时钟边沿对齐参考时钟边沿，这隐含了反馈时钟相对于参考时钟的延迟约为整数个时钟周期（通常是一个周期），这与“延迟约一个参考时钟周期”实质等同。因此，主DLL中的PFD接收参考时钟和反馈时钟这一架构，直接公开了生成和比较具有特定延迟关系的两个脉冲（时钟信号）的技术特征。 |
| **技术特征I**：压控延迟电路，所述压控延迟电路被配置成将每个脉冲对中的所述第二脉冲延迟由所述电压偏置控制的量《直接公开》 | [0002] “...a programmable voltage controlled delay line (VCDL)...” <br> [0003] “...the Control Bias signal (Control Bias) is provided to the slave VCDL... to control the delay...” | 对比文件明确公开了主DLL和从DLL中都包含压控延迟线（VCDL）。在主DLL中，VCDL的延迟由内部生成的偏置电压控制，用于将参考时钟延迟以产生反馈时钟。这正是“压控延迟电路被配置成将每个脉冲对中的所述第二脉冲（即反馈时钟）延迟由所述电压偏置控制的量”。作用完全相同。因此，该技术特征被直接公开。 |
| **技术特征J**：相位频率检测器，所述相位频率检测器被配置成针对每个脉冲对检测相应的第一脉冲与相应的经延迟第二脉冲之间的相位误差《直接公开》 | [0002] “...a master DLL ... may comprise a phase-frequency detector...” | 对比文件明确公开了主DLL包含相位频率检测器（PFD）。根据DLL的公知工作原理，PFD的作用就是持续地（针对每个时钟周期）检测参考时钟（第一脉冲）与经VCDL延迟后的反馈时钟（经延迟的第二脉冲）之间的相位误差。这与技术特征J的描述完全一致。因此，该技术特征被直接公开。 |
| **技术特征K**：以及电压偏置控制器，所述电压偏置控制器被配置成基于相应的检测到的相位误差来更新用于每个脉冲对的所述电压偏置。《直接公开》 | [0002] “...a master DLL ... may comprise a ... charge pump, a loop filter...” | 对比文件公开了主DLL包含电荷泵（charge pump）和环路滤波器（loop filter）。在DLL中，电荷泵和环路滤波器共同构成“电压偏置控制器”，它们接收来自PFD的相位误差信号，并基于该误差信号产生或调整控制VCDL的偏置电压（Control Bias）。这与技术特征K中“基于相应的检测到的相位误差来更新...电压偏置”的描述和作用完全相同。因此，该技术特征被直接公开。 |
| **技术特征L**：其特征在于，所述更新电路被配置成以每N个参考时钟周期一个脉冲对的速率来生成所述脉冲对，N是整数，并且所述更新控制器被配置成调整N。《未公开》 | 对比文件未公开相关内容。 | 技术特征L限定了脉冲对的生成速率是可编程的（每N个周期一次），且存在调整N的更新控制器。对比文件中，主DLL的PFD持续工作，每个参考时钟周期都会比较参考时钟和反馈时钟，即“脉冲对”的生成和比较是每个时钟周期连续进行的，不存在“每N个周期一次”这种可降低功耗的可编程节拍机制，也没有相应的控制器来调整N。因此，该技术特征未被公开。 |
| **技术特征M**：其特征在于，所述更新控制器被配置成在被所述第二延迟电路延迟的信号的数据率等于第一数据率的情况下将N设置为第一值，并且在所述信号的所述数据率等于第二数据率的情况下将N设置为第二值，其中所述第一数据率低于所述第二数据率，并且N的所述第一值大于N的所述第二值。《未公开》 | 对比文件未公开相关内容。 | 技术特征M是技术特征L和C的结合，具体描述了更新控制器根据数据率来调整整数N的值。由于对比文件未公开基于数据率的更新控制器（技术特征C）和可编程的脉冲对生成速率（技术特征L），因此该具体实施方案也未被公开。 |
| **技术特征N**：其特征在于，由所述电压偏置控制的所述第二延迟电路的延迟是所述第二延迟电路的步进延迟，并且所述第二延迟电路被配置成将信号延迟所述步进延迟的倍数。《隐含公开》 | [0002] “...a programmable voltage controlled delay line (VCDL)...” <br> [0003] “...to control the delay of the signal applied to the slave DLL...” | 对比文件公开了从DLL包含压控延迟线（VCDL），且其延迟由主DLL提供的偏置电压控制。在集成电路领域，VCDL通常由多个串联的、延迟受控的延迟单元（如反相器或门电路）构成。VCDL的总延迟是这些基本延迟单元延迟（即“步进延迟”）的整数倍，通过选择信号通过的单元数量（例如通过多路复用器）或通过控制单元的驱动强度（由偏置电压控制）来实现可编程延迟。虽然对比文件没有明确使用“步进延迟”这一术语，但本领域技术人员根据其公开的“可编程VCDL”这一特征，能够直接且毫无疑义地推断出该VCDL必然具有某种基本的、受控的延迟增量（步进延迟），并且总延迟是该基本增量的倍数。因此，该技术特征被对比文件隐含公开。 |
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