对比文件名称：2008-10-28_US7444534B_发明授权_US07444534B2 Method and apparatus for dividing a digital signal by X.5 in an information handling system
目标专利名称：在反馈回路中具有占空比调整的分频器CN105324938B
本次调用模型名称：DeepSeek-R1
## 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| 技术特征A：包括：多个除法器电路(610a，610k)，耦合在反馈回路中，并且每个除法器电路被配置为接收在第一频率的时钟信号并且提供在第二频率的至少一个分割的信号，所述第二频率是所述第一频率的分数<br>**《隐含公开》** | 参见说明书第[0018]段，图1：`Clock circuit 100 includes a variable duty-cycle pulse generator 200...`。 第[0019]段：`OR gate generates the output clock signal CLKOUT as per Equation 1 below: CLKOUT FREQ=CLKIN FREQ/X.5`。 第[0020]段：`Variable duty-cycle pulse generator 200 divides the frequency of the reference clock, CLKIN FREQ by (2 times X.5), to enable divider circuit to generate an output clock signal, CLKOUT, exhibiting a frequency equal to CLKIN FREQ divided by X.5`。 | 对比文件公开了一种分频器电路（100），其接收输入时钟信号CLKIN（第一频率），并生成输出时钟信号CLKOUT，其频率CLKOUT FREQ等于CLKIN FREQ除以X.5（第二频率），其中X为大于等于2的整数。因此，该分频器电路必然包含实现此分频功能的逻辑或电路，这些逻辑或电路可被视为“除法器电路”。虽然对比文件未明确使用“多个除法器电路耦合在反馈回路中”的表述，但为了实现除以X.5的非整数分频，其内部必然包含由多个逻辑单元（如状态机、触发器、延迟单元等）构成的信号处理路径，这些单元相互连接以实现特定的时序和反馈关系，从而共同完成分频功能。本领域技术人员能够理解，任何分频器要实现特定的分频比，其内部电路必然存在某种形式的信号反馈和循环，以维持正确的分频状态。因此，本领域技术人员从对比文件公开的分频器电路可以合理推断出其包含了“多个耦合在反馈回路中的除法器电路”。 |
| 技术特征B：以及多个占空比调整电路(620a，620k)，每个占空比调整电路在所述反馈回路内耦合到相应的除法器电路，<br>**《未公开》** | 未找到对应内容。 | 对比文件的目的和实现方式是通过组合不同延迟和相位的信号（如信号A、B及其延迟版本A_DEL、B_DEL）来合成一个具有50/50占空比的输出信号CLKOUT。其中涉及的电路，如延迟逻辑环路（130）、触发器（170， 180）和门电路（160， 190），主要用于产生延迟副本和进行逻辑组合，而非专门用于“调整”某个内部“分割的信号”的占空比。这些电路并不位于目标专利所定义的、由锁存器等构成的用于分频的“反馈回路”之内，并专门用于调整该回路内信号的占空比。因此，对比文件既未直接描述也未隐含公开“在反馈回路内耦合到相应的除法器电路”的“占空比调整电路”。 |
| 技术特征C：并且被配置为调整由所述多个除法器电路中的一个除法器电路提供的所述至少一个分割的信号的占空比并且向所述多个除法器电路中的另一个除法器电路提供至少一个占空比调整的信号，<br>**《未公开》** | 未找到对应内容。 | 对比文件中，信号A由可变占空比脉冲发生器（200）生成，其占空比由状态机逻辑（图2，公式3、4）定义，目的是为了后续组合生成50/50占空比的CLKOUT。信号B是信号A的延迟副本。信号A和B以及它们的延迟版本A_DEL、B_DEL被送到或门（190）组合成最终输出。在整个信号流中，不存在一个电路模块接收来自一个“除法器电路”的“分割的信号”，主动调整其占空比后，再将调整后的信号反馈给另一个“除法器电路”作为其输入的情况。信号流主要是前向的（从发生器到延迟单元到组合门），反馈仅用于延迟环路的补偿（130的FDBK输入），而非用于占空比调整信号的循环。因此，该特征未被公开。 |
| 技术特征D：其中所述反馈回路被配置为使所述多个占空比调整电路中的最后一个占空比调整电路将其占空比调整的信号提供给所述多个除法器电路中的第一个除法器电路，<br>**《未公开》** | 未找到对应内容。 | 如对特征C的论述，对比文件不存在目标专利中定义的、在分频锁存器之间循环的“占空比调整电路”链，因此也不存在“最后一个占空比调整电路将其占空比调整的信号提供给第一个除法器电路”的回路配置。对比文件中的反馈路径（如延迟逻辑环路130的FDBK）用于补偿门延迟，与占空比调整信号在除法器之间的传递无关。 |
| 技术特征E：其中所述多个除法器电路中的至少一个除法器电路的元件在非反相输入和反相输入处接收所述时钟信号，以在耦合节点处提供输出。<br>**《隐含公开》** | 参见说明书第[0037]段，图3：`Flip flop stage delay logic circuit 300 receives the reference clock signal, A, at input 300A and the master or reference clock signal, CLKIN, at input B.` 图3显示了触发器（310， 320， 330）的时钟输入端接收CLKIN信号。 | 对比文件中的触发器（如310， 320， 330， 170， 180）是构成其分频和延迟逻辑的基本元件。触发器在其时钟输入端接收时钟信号（CLKIN或CLKIN_DEL）。虽然对比文件未明确描述触发器的“非反相输入和反相输入”，但本领域技术人员公知，数字触发器（如D触发器）通常具有时钟输入端，该输入端对时钟信号的上升沿或下降沿敏感，这等效于在功能上接收时钟信号。图3中触发器串联构成延迟线，每个触发器都在其时钟端接收CLKIN信号，并根据该信号将其数据输入端的信号状态传递到输出端。因此，可以合理推断这些触发器作为“除法器电路的元件”，在功能上“接收所述时钟信号”。 |
| 技术特征F：所述多个除法器电路包括：第一锁存器(310a)，被配置为接收所述时钟信号并且提供第一分割的信号<br>**《未公开》** | 未找到对应内容。 | 对比文件中确实使用了多个触发器（flip-flop），例如图3中的310， 320， 330，以及图1中的170， 180。然而，这些触发器用于不同的目的：图3中的触发器串联构成延迟线，用于产生信号B（信号A的延迟副本）；图1中的触发器170和180用于产生信号A_DEL和B_DEL。它们并非以交叉耦合的方式构成一个用于基本分频（如除以2）的锁存器对。目标专利中的“第一锁存器”是特定分频结构（如约翰逊计数器或锁存器对）的一部分，用于直接产生分频后的信号（如Idivp）。对比文件没有公开这样的具体结构。 |
| 技术特征G：以及第二锁存器(310b)，被配置为接收所述时钟信号并且提供第二分割的信号。<br>**《未公开》** | 未找到对应内容。 | 理由同特征F。对比文件没有公开以交叉耦合方式工作的、用于产生正交分频信号（如I和Q）的第一和第二锁存器对。 |
| 技术特征H：所述多个占空比调整电路包括：第一占空比调整电路(320a)，被配置为从所述第一锁存器接收所述第一分割的信号并且向所述第二锁存器提供第一占空比调整的信号<br>**《未公开》** | 未找到对应内容。 | 对比文件中不存在从“第一锁存器”接收信号并向“第二锁存器”提供“占空比调整的信号”的专用电路。信号流不符合此描述。 |
| 技术特征I：以及第二占空比调整电路(320b)，被配置为从所述第二锁存器接收所述第二分割的信号并且向所述第一锁存器提供第二占空比调整的信号。<br>**《未公开》** | 未找到对应内容。 | 理由同特征H。 |
| 技术特征J：所述第一占空比调整电路包括：反相器(434)，被配置为接收可调整偏置电流并且提供具有基于所述可调整偏置电流确定的可调整占空比的所述第一占空比调整的信号。<br>**《未公开》** | 未找到对应内容。 | 对比文件完全未提及通过调整反相器的偏置电流来控制信号占空比的技术。其占空比控制是通过数字状态机定义脉冲宽度（图2）以及通过组合不同相位的信号来实现的，属于数字时序和逻辑组合领域，而非模拟的偏置电流调整领域。 |
| 技术特征K：所述第一占空比调整电路还包括：占空比控制器(436)，被配置为接收占空比控制信号并且提供用于所述反相器的所述可调整偏置电流。<br>**《未公开》** | 未找到对应内容。 | 理由同特征J。对比文件没有占空比控制器接收控制信号并提供可调偏置电流的公开内容。 |
| 技术特征L：所述占空比控制器包括：查找表(532)，被配置为接收所述占空比控制信号并且提供至少一个控制信号<br>**《未公开》** | 未找到对应内容。 | 对比文件未公开使用查找表来将占空比控制信号转换为偏置电流控制信号的机制。 |
| 技术特征M：以及偏置电流生成器(534)，被配置为接收所述至少一个控制信号并且提供用于所述反相器的所述可调整偏置电流。<br>**《未公开》** | 未找到对应内容。 | 理由同特征L。 |
| 技术特征N：所述第一锁存器被配置为进一步接收所述第二占空比调整的信号并且提供所述第一分割的信号。<br>**《未公开》** | 未找到对应内容。 | 对比文件中不存在“第二占空比调整的信号”反馈给“第一锁存器”的结构。 |
| 技术特征O：所述第一锁存器被配置为进一步从所述第二锁存器接收所述第二分割的信号并且提供所述第一分割的信号。<br>**《未公开》** | 未找到对应内容。 | 对比文件中不存在交叉耦合的锁存器对，因此也不存在从一个锁存器向另一个锁存器直接提供分割信号作为输入的情况。图3中的触发器是串联的，数据流向是单向的。 |
| 技术特征P：所述第一锁存器被配置为进一步从所述第二锁存器接收所述第二分割的信号并且提供所述第一分割的信号。<br>**《未公开》** | 未找到对应内容。 | 此特征与特征O重复，判断同特征O。 |
| 技术特征Q：所述第一锁存器和所述第二锁存器以及所述第一占空比调整电路和所述第二占空比调整电路被配置为执行除以2，并且所述第二频率是所述第一频率的一半。<br>**《未公开》** | 参见说明书第[0004]段：`For example, a divide by 2 clock circuit divides the master clock signal by 2 to generate a clock signal that exhibits a frequency ½ the system clock frequency.` | 对比文件虽然提到了除以2的电路是常见的，但其发明本身是针对除以X.5（X≥2）的非整数分频，并产生50/50占空比输出。其具体实施例（如图4， X=3；图5， X=4）的分频比均为3.5或4.5，而非除以2。其电路结构（可变占空比脉冲发生器、延迟逻辑、触发器延迟线、或门组合）是为了实现非整数分频而设计的，与目标专利中通过交叉耦合锁存器及集成在反馈回路内的占空比调整电路来实现除以2的结构完全不同。因此，对比文件未公开目标专利中特定的“执行除以2”的装置配置。 |
| 技术特征R：所述第一分割的信号包括同相分割的信号，并且所述第二分割的信号包括正交分割的信号。<br>**《未公开》** | 未找到对应内容。 | 对比文件中的信号A和信号B是时间上具有固定延迟关系的两个信号，用于合成最终输出时钟的上升沿和下降沿。它们并非频率为输入时钟一半的、相位相差90度的同相（I）和正交（Q）信号。目标专利中的同相和正交分割信号是除以2操作的自然结果，并用于生成LO信号。对比文件没有产生或使用这样的正交信号对。 |
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