**对比文件名称**：2011-06-07_US7956696B_发明授权_US07956696B2 Techniques for generating fractional clock signals
**目标专利名称**：297在反馈回路中具有占空比调整的分频器CN105324938B
**模型名称**：DeepSeek-R1
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：多个除法器电路(610a，610k)，耦合在反馈回路中，并且每个除法器电路被配置为接收在第一频率的时钟信号并且提供在第二频率的至少一个分割的信号，所述第二频率是所述第一频率的分数。<br>**《直接公开》** | 说明书第[0031]-[0032]段，图2：“Phase-locked loop (PLL) circuit includes input N frequency divider 201, phase frequency detector (PFD) 202, charge pump (CP) 203, loop filter (LF) 204, voltage-controlled oscillator (VCO) 205, C0 frequency divider 206, CX frequency divider 207, C1 frequency divider 208...” 以及 “Frequency divider circuit 206 generates a frequency divided periodic output clock signal OUT1... in response to the output clock signal VX of VCO 205. Frequency divider circuit 206 divides the frequency of clock signal VX by a frequency division value C0 to generate the frequency of output clock signal OUT1.” | 对比文件明确公开了分频器电路（206, 208等）位于PLL的反馈回路中（参见图2，信号从VCO 205经分频器206/208、多路复用器210/211反馈至PFD 202）。每个分频器电路（如206）接收来自VCO 205的输出信号VX（第一频率），并提供分频后的信号OUT1（第二频率）。第二频率（OUT1的频率）等于第一频率（VX的频率）除以一个整数值C0，即第一频率的分数。因此，技术特征A被对比文件直接公开。 |
| **技术特征B**：以及多个占空比调整电路(620a，620k)，每个占空比调整电路在所述反馈回路内耦合到相应的除法器电路，<br>**《未公开》** | 说明书第[0041]段：“In an embodiment, the output signal OUT3 of frequency divider circuit 207 has an adjustable duty cycle that can be programmed to a particular value and subsequently changed during the user mode of the FPGA. Frequency divider circuit 207 can be programmed with a fractional value that determines the duty cycle of signal OUT3.” | 对比文件公开了分频器电路207具有可编程占空比的功能，即其输出信号OUT3的占空比可调。然而，电路207本身是一个分频器（divider circuit），其功能是进行分频并产生具有特定占空比的信号，而不是一个专门用于“调整”另一个分频器输出信号占空比的“占空比调整电路”。在目标专利中，占空比调整电路（如320a）是独立于除法器电路（锁存器310a）的专门电路，用于接收锁存器的输出并调整其占空比后反馈给另一个锁存器。对比文件并未公开这种在反馈回路内、与分频器（除法器）分离并耦合、专门用于调整另一个分频器输出占空比的“占空比调整电路”。因此，技术特征B未被对比文件公开。 |
| **技术特征C**：并且被配置为调整由所述多个除法器电路中的一个除法器电路提供的所述至少一个分割的信号的占空比并且向所述多个除法器电路中的另一个除法器电路提供至少一个占空比调整的信号，<br>**《未公开》** | 说明书第[0041], [0043]-[0049]段：“Frequency divider circuit 207... generates a third frequency divided periodic output signal OUT3... Synchronization block 209 generates a select signal S0. The select signal S0 is transmitted to a select input terminal of multiplexer 210.” 以及 “multiplexer 210 selects the periodic output signal OUT1 of frequency divider circuit 206... and multiplexers 210-211 transmit signal OUT1... to an input terminal of PFD 202 as the feedback clock signal FBCLK.” | 对比文件中，具有可调占空比功能的电路是分频器207，其输出OUT3用于生成选择信号S0，控制多路复用器210在不同分频器（206和208）的输出之间进行切换。占空比调整（由207实现）的作用是控制选择信号S0的占空比，从而决定在反馈路径中交替传输哪个分频器的输出信号（OUT1或OUT2），以生成分数频率。这与目标专利中“占空比调整电路”的功能本质不同：目标专利的占空比调整电路是直接对某个除法器电路（锁存器）的输出信号波形本身的占空比进行实时、连续的调整，并将调整后的波形（占空比调整的信号）直接反馈给另一个除法器电路作为其输入。对比文件没有公开这种直接调整分割信号波形占空比并反馈给其他除法器电路的结构。因此，技术特征C未被公开。 |
| **技术特征D**：其中所述反馈回路被配置为使所述多个占空比调整电路中的最后一个占空比调整电路将其占空比调整的信号提供给所述多个除法器电路中的第一个除法器电路，<br>**《未公开》** | 无相应内容。 | 该技术特征描述了占空比调整电路在反馈回路中串联连接，并最终形成闭环的结构。如对特征B、C的分析，对比文件未公开独立的“占空比调整电路”，更不存在多个此类电路在反馈回路中串联并将最后一个的输出提供给第一个除法器电路的配置。反馈回路的闭合是通过多路复用器210选择分频器206或208的输出实现的。因此，技术特征D未被对比文件公开。 |
| **技术特征E**：其中所述多个除法器电路中的至少一个除法器电路的元件在非反相输入和反相输入处接收所述时钟信号，以在耦合节点处提供输出。<br>**《未公开》** | 无相应内容。 | 该技术特征具体限定了除法器电路内部元件的差分输入结构（例如，目标专利图4中锁存器的gm单元410在非反相和反相输入处接收差分时钟信号）。对比文件中的分频器电路（如206、208）被描述为计数器电路（counter circuits），其具体内部结构（如是否采用差分输入的锁存器）并未被披露。本领域技术人员无法从对比文件中毫无疑义地得出或合理推断出该特定电路结构。因此，技术特征E未被公开。 |
| **技术特征F**：所述多个除法器电路包括：第一锁存器(310a)，被配置为接收所述时钟信号并且提供第一分割的信号<br>**《未公开》** | 说明书第[0031]段：“Frequency divider circuits 206-208 are counter circuits.” | 对比文件明确将分频器电路206、208等描述为“计数器电路”（counter circuits）。虽然计数器内部可能包含锁存器，但对比文件并未将其公开或描述为特定的“第一锁存器”结构，也未描述该锁存器直接接收时钟信号并提供分割信号的具体连接方式。目标专利中的“第一锁存器”是具有特定反馈连接（接收占空比调整信号）的除法器电路的一部分。对比文件公开的是功能块级别的“分频器/计数器”，而非其内部具体的锁存器元件及连接关系。因此，技术特征F未被公开。 |
| **技术特征G**：以及第二锁存器(310b)，被配置为接收所述时钟信号并且提供第二分割的信号。<br>**《未公开》** | 同上。 | 基于与技术特征F相同的理由，对比文件未公开作为除法器电路具体构成的“第二锁存器”。因此，技术特征G未被公开。 |
| **技术特征H**：所述多个占空比调整电路包括：第一占空比调整电路(320a)，被配置为从所述第一锁存器接收所述第一分割的信号并且向所述第二锁存器提供第一占空比调整的信号<br>**《未公开》** | 无相应内容。 | 如对特征B、C的分析，对比文件未公开独立的“占空比调整电路”，更未公开其从第一锁存器接收信号并向第二锁存器提供调整后信号的特定连接关系。因此，技术特征H未被公开。 |
| **技术特征I**：以及第二占空比调整电路(320b)，被配置为从所述第二锁存器接收所述第二分割的信号并且向所述第一锁存器提供第二占空比调整的信号。<br>**《未公开》** | 无相应内容。 | 基于与技术特征H相同的理由，技术特征I未被公开。 |
| **技术特征J**：所述第一占空比调整电路包括：反相器(434)，被配置为接收可调整偏置电流并且提供具有基于所述可调整偏置电流确定的可调整占空比的所述第一占空比调整的信号。<br>**《未公开》** | 无相应内容。 | 该技术特征限定了占空比调整电路的一种具体实施方式，即使用接收可调偏置电流的反相器来调整信号占空比。对比文件完全没有公开占空比调整功能是通过“可调整偏置电流的反相器”来实现的。分频器207的占空比可调性是通过编程其分频值（fractional value）实现的，具体电路未披露。因此，技术特征J未被公开。 |
| **技术特征K**：所述第一占空比调整电路还包括：占空比控制器(436)，被配置为接收占空比控制信号并且提供用于所述反相器的所述可调整偏置电流。<br>**《未公开》** | 无相应内容。 | 该特征进一步限定了占空比控制器的存在和功能。对比文件未公开任何具有此功能的“占空比控制器”。因此，技术特征K未被公开。 |
| **技术特征L**：所述占空比控制器包括：查找表(532)，被配置为接收所述占空比控制信号并且提供至少一个控制信号<br>**《未公开》** | 无相应内容。 | 该特征限定了占空比控制器的具体构成。对比文件未公开相关内容。因此，技术特征L未被公开。 |
| **技术特征M**：以及偏置电流生成器(534)，被配置为接收所述至少一个控制信号并且提供用于所述反相器的所述可调整偏置电流。<br>**《未公开》** | 无相应内容。 | 该特征限定了占空比控制器的另一具体构成。对比文件未公开相关内容。因此，技术特征M未被公开。 |
| **技术特征N**：所述第一锁存器被配置为进一步接收所述第二占空比调整的信号并且提供所述第一分割的信号。<br>**《未公开》** | 无相应内容。 | 该特征描述了第一锁存器接收来自第二占空比调整电路的反馈信号。如前述，对比文件未公开占空比调整电路，也未公开锁存器之间通过占空比调整信号形成的交叉耦合反馈结构。因此，技术特征N未被公开。 |
| **技术特征O**：所述第一锁存器被配置为进一步从所述第二锁存器接收所述第二分割的信号并且提供所述第一分割的信号。<br>**《未公开》** | 无相应内容。 | 该特征描述了第一锁存器还接收来自第二锁存器的分割信号。这体现了锁存器之间直接的交叉耦合，是目标专利中除以2分频器（例如图3）的典型连接。对比文件中的分频器（计数器）之间没有这种直接的信号连接关系；它们通过多路复用器210和同步块209进行协调。因此，技术特征O未被公开。 |
| **技术特征P**：所述第一锁存器被配置为进一步从所述第二锁存器接收所述第二分割的信号并且提供所述第一分割的信号。 (注：与特征O重复)<br>**《未公开》** | 无相应内容。 | 同技术特征O，未被公开。 |
| **技术特征Q**：所述第一锁存器和所述第二锁存器以及所述第一占空比调整电路和所述第二占空比调整电路被配置为执行除以2，并且所述第二频率是所述第一频率的一半。<br>**《未公开》** | 说明书第[0058]段示例数值：“the frequency division value C0 of circuit 206 is set to 100, the frequency division value C1 of circuit 208 is set to 101...” | 该特征限定了特定的分频比（除以2）及频率关系。对比文件中的分频器（如206，208）的分频值（C0, C1）是可编程的整数，例如100和101，其目的是生成两个不同频率的信号以通过切换产生分数频率，而不是固定的除以2。虽然除以2是分频的常见情况，但对比文件并未公开采用所述特定锁存器和占空比调整电路结构来实现除以2的方案。因此，技术特征Q未被公开。 |
| **技术特征R**：所述第一分割的信号包括同相分割的信号，并且所述第二分割的信号包括正交分割的信号。<br>**《未公开》** | 说明书第[0031]段及图2：分频器206输出OUT1，分频器208输出OUT2。 | 该特征限定了分割信号之间的相位关系（同相和正交）。对比文件中，分频器206和208的输出信号OUT1和OUT2仅是频率不同的时钟信号，并未被描述或暗示具有同相（I）和正交（Q）的相位关系。虽然对比文件提及VCO可以产生多相时钟，但分频器206和208接收的是同一VCO输出VX，其输出OUT1和OUT2的相位关系取决于各自计数器的起始和复位点，未被指定为固定的90度相位差（正交）。因此，技术特征R未被公开。 |
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