对比文件名称：2009-01-08_US2009009236A_发明申请_US20090009236A1 Step-down circuit with stabilized output voltage
目标专利名称：用于扩展信号比较电压范围的电路和方法CN105009451B
模型名称：GPT-4
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A. 所述电路包括：锁存电路**<br>**《隐含公开》** | 对比文件图8及相关描述（例如第[0095]段）：SRAM（静态随机存取存储器）作为内部电路，其包含锁存单元以存储数据。 | 目标专利的锁存电路（102、402）用于锁存比较器的输出信号。对比文件公开的SRAM（静态RAM）是一种包含锁存电路（如交叉耦合的反相器）的存储器电路，用于在待机状态下保持数据。虽然两者应用场景不同（数据存储 vs 比较结果锁存），但作为电路模块，锁存电路本身（即能够保持逻辑状态的电路）是公知的。对比文件的SRAM内部必然包含锁存功能的基本电路单元。本领域技术人员能够理解SRAM中包含锁存电路，因此该技术特征被对比文件**隐含公开**。 |
| **B. 响应于差分输入信号对的比较器，所述比较器耦合至所述锁存电路并耦合至具有动态电压的节点**<br>**《未公开》** | 对比文件图1及相关描述（例如第[0032]-[0034]段）：差分放大器由MOSFETs Q1, Q2, Q3, Q4等构成，响应于输入电压Vref和输出电压Vout（构成反馈），其输出用于控制输出MOSFET Q10。 | 目标专利的比较器（104、404）是响应于差分输入信号对（112）并耦合至锁存电路和动态节点（108、408）的特定电路。对比文件公开的电路是一个负反馈放大器（电压跟随器），其差分对（Q1-Q4）将参考电压Vref与输出电压Vout进行比较，输出控制一个输出晶体管Q10。然而，该电路并未被描述为“比较器”，其输出是连续模拟信号以调节输出电压，而非目标专利中用于生成数字比较结果并馈入锁存器的“比较器”。更重要的是，对比文件中没有公开与比较器源极相连的、电压受时钟控制电路选择性移位的“动态节点”。因此，该技术特征既未被直接公开，也未被隐含公开。 |
| **C. 受时钟控制升压电路，其耦合至所述节点并被配置成经由偏置所述节点来扩展所述比较器的供电电压范围，**<br>**《未公开》** | 对比文件图1及相关描述（例如第[0041], [0046]段）：电容器C1连接在电源电压Vdd与差分对Q1、Q2的公共源极（节点（1））之间；电容器C2连接在差分对Q3、Q4的公共源极（节点（5））与地之间。这些电容器用于检测电源或地电位的变化，并通过充放电电流临时增大差分对的操作电流，以稳定输出电压。 | 目标专利的“受时钟控制升压电路”（106、406）是一个有源电路，其包含反相器、开关和电容器，并**响应于时钟信号**，在复位和比较阶段选择性地将动态节点偏置为接地或负电压（或高于Vdd的电压），从而**扩展比较器的供电电压范围**。对比文件中的电容器（C1、C2）是无源元件，直接连接在电源/地与差分对的源极之间，其作用是通过耦合电源/地的**瞬态变化**来临时增大差分对的跨导，从而**提高放大器对电源扰动的响应速度以稳定输出电压**，而非通过受控的时钟信号来系统性地偏置一个节点以扩展比较器本身的输入共模范围。两者电路结构、控制方式和目的均存在本质不同。因此，该技术特征未被公开。 |
| **D. 其中所述受时钟控制升压电路包括：耦合在电源电压与接地之间的第一反相器，**<br>**《隐含公开》** | 对比文件图8及相关描述：包含反相器INV1。虽然没有明确图示其电源连接，但本领域技术人员公知，CMOS反相器通常耦合在电源电压与接地之间以实现逻辑反相功能。 | 目标专利的第一反相器（202）是一个具体的CMOS反相器（由PMOS 201和NMOS 203组成），其电源端耦合在Vdd和Vss（地）之间。对比文件中也公开了反相器电路（例如图8中的INV1）。虽然对比文件未在说明书中明确描述该反相器的电源连接细节，但对于本领域技术人员而言，构成数字逻辑电路的标准CMOS反相器必然需要连接在电源电压与接地之间才能工作。这是该领域的基础知识。因此，可以合理推断对比文件中的反相器是耦合在电源和地之间的，该技术特征被**隐含公开**。 |
| **E. 其中所述第一反相器响应于时钟信号并且其中所述第一反相器的输出耦合至电容器的第一端子**<br>**《未公开》** | 无相应内容。对比文件中的电容器（如C1、C2）直接连接在电源/地与电路节点之间，或用于偏置稳定（如C4、C7），没有电容器连接至反相器的输出端并由时钟信号驱动。 | 目标专利中，第一反相器（202）的输入接收时钟信号（Clk），其输出直接连接到电容器（206）的第一端子。对比文件中没有任何一个反相器的输出端连接到一个电容器的端子，也没有任何一个反相器被时钟信号驱动以实现对电容器的充放电控制。对比文件中的电容器主要用于交流耦合或滤波，其连接方式与目标专利完全不同。因此，该技术特征未被公开。 |
| **F. 第二反相器，用于接收所述时钟信号并响应于所述时钟信号而生成反相时钟信号**<br>**《隐含公开》** | 对比文件图8及相关描述：包含反相器INV1。虽然没有明确描述其用于处理时钟信号，但反相器的基本功能就是接收输入信号并生成其反相信号。 | 目标专利的第二反相器（205）接收时钟信号（Clk）并生成反相时钟信号（IClk）。对比文件中公开了反相器（如INV1）。虽然对比文件未明确记载该反相器用于处理“时钟信号”并生成“反相时钟信号”，但反相器作为基本逻辑门，其固有功能就是对输入信号进行逻辑反相。本领域技术人员可以理解，若需要一个反相时钟信号，可以使用一个反相器对时钟信号进行处理。因此，该技术特征被**隐含公开**。 |
| **G. 开关，其响应于所述反相时钟信号并被配置成选择性地将所述电容器的第二端子耦合至接地。**<br>**《未公开》** | 无相应内容。对比文件中没有由反相时钟信号控制的开关，用于选择性地将电容器的端子耦合至接地。对比文件中的开关元件（如MOSFET）用于构成电流镜、放大或作为受控电流源，而非用于在时钟控制下切换电容器的接地连接。 | 目标专利的开关（204）是一个NMOS晶体管，其栅极接收反相时钟信号（IClk），用于在复位阶段将电容器（206）的第二端子选择性耦合至接地。对比文件中没有公开这样的电路结构。对比文件中的MOSFET主要工作在线性区或饱和区作为有源器件，而非作为受时钟控制的开关来改变电容器的连接状态。因此，该技术特征未被公开。 |
| **H. 其特征在于，所述节点被偏置为低于接地的电压。**<br>**《未公开》** | 无相应内容。对比文件中所有电路节点的电压均描述在电源电压Vdd和地电位之间，从未提及将任何节点偏置到低于地电位（负电压）的情况。 | 目标专利的核心操作之一是在比较阶段将动态节点（108）偏置为低于接地（Vss）的负电压，以扩展比较器的输入范围。对比文件中的电路始终以地电位为最低参考，所有节点电压均大于或等于地电位。对比文件旨在稳定输出电压Vout，使其跟随正参考电压Vref，没有任何需求或动机将内部节点驱动到负电压。因此，该技术特征未被公开。 |
| **I. 其特征在于，所述节点提供所述比较器的接地参考。**<br>**《未公开》** | 对比文件图1及相关描述：差分对Q1、Q2的源极通过P型电流源MOSFET Q8连接到地（第[0032]段）。地电位是固定的参考点。 | 目标专利中，动态节点（108）在比较器（104）中作为第一和第二晶体管（208, 210）的源极连接点，即它们的“接地参考”，且该参考电位是可受时钟控制电路动态改变的。对比文件中，差分对Q1、Q2的源极通过电流源晶体管Q8连接到固定的地电位，该地电位是静态的、不可变的参考点。两者存在本质区别。因此，该技术特征未被公开。 |
| **J. 其特征在于，所述比较器包括：耦合至所述节点并响应于所述差分输入信号对的第一输入信号的第一晶体管**<br>**《未公开》** | 对比文件图1及相关描述（第[0032]段）：N沟道MOSFET Q1，其栅极接收输入电压Vref，源极连接到节点（1）（即Q1和Q2的公共源极），该节点通过P沟道MOSFET Q8接地。 | 目标专利的第一晶体管（208）是NMOS，其源极耦合至**动态节点（108）**，栅极接收差分输入的第一信号（Vin+）。对比文件中的Q1也是NMOS，其栅极接收输入信号（Vref），源极连接到一个节点（1）。然而，关键区别在于：目标专利的源极节点（108）是电压可被主动偏置的“动态节点”，而对比文件的节点（1）是通过一个电流源（Q8）连接到固定地的节点，其电压由晶体管工作状态决定，并非一个可被外部电路独立偏置以改变比较器参考电位的“动态节点”。此外，目标专利的输入是差分对中的一个，而对比文件的Vref是单端参考电压。虽然晶体管类型和基本连接形式相似，但其所处的电路架构和所起的作用不同。因此，该技术特征未被直接公开。考虑到核心的“动态节点”概念未被公开，也无法从对比文件隐含推导出此特定结构。 |
| **K. 耦合至所述节点并响应于所述差分输入信号对的第二输入信号的第二晶体管，其中所述比较器的输出指示通过所述第一晶体管至所述接地参考的第一放电速率是否超过通过所述第二晶体管至所述接地参考的第二放电速率。**<br>**《未公开》** | 对比文件图1及相关描述（第[0032]段）：N沟道MOSFET Q2，其栅极接收输出电压Vout（作为反馈），源极与Q1共用并连接到节点（1）。差分对Q1、Q2的漏极电流通过负载电流镜（Q5, Q6）进行比较，其差值控制输出晶体管Q10。 | 目标专利的第二晶体管（210）与第一晶体管（208）源极共用动态节点，栅极接收差分输入的第二信号（Vin-）。比较器的输出基于两个晶体管对预充电节点（212, 214）的**放电速率差**，并通过锁存电路（102）生成数字输出。对比文件中的Q2与Q1构成差分对，但其栅极接收的是反馈电压Vout，并非一个独立的差分输入信号。其“输出”是模拟电压，用于连续调节Q10的栅极，以维持Vout=Vref，而不是指示两个放电速率的数字比较结果。电路的工作原理（连续线性调节 vs 动态锁存比较）和输出形式完全不同。因此，该技术特征未被公开。 |
| **L. 其特征在于，所述节点提供所述比较器的供电参考。**<br>**《未公开》** | 无相应内容。对比文件中，比较器/放大器的供电参考是固定的电源电压Vdd。 | 目标专利的另一个实施例（图4）中，动态节点（408）作为PMOS比较器晶体管（409, 410）的源极连接点，即“供电参考”。对比文件中没有类似的电路结构，所有晶体管的电源供应均直接来自固定的Vdd。因此，该技术特征未被公开。 |
| **M. 其特征在于，所述比较器包括：耦合至所述节点并响应于第一输入信号的第一晶体管**<br>**《未公开》** | 无相应内容。对比文件中没有采用PMOS晶体管作为输入差分对且其源极连接到一个可升压的动态节点（供电参考）的电路。 | 此特征对应目标专利图4的PMOS输入比较器实施例。对比文件中没有公开由PMOS晶体管构成、且其源极连接至一个作为可升压供电参考的动态节点的差分输入级。因此，该技术特征未被公开。 |
| **N. 耦合至所述节点并响应于第二输入信号的第二晶体管，其中所述比较器的输出指示通过所述第一晶体管至所述供电参考的第一充电速率是否超过通过所述第二晶体管至所述供电参考的第二充电速率。**<br>**《未公开》** | 无相应内容。对比文件中没有对应的电路结构或工作原理。 | 此特征对应目标专利图4实施例的完整描述。对比文件中完全没有公开基于PMOS差分对充电速率进行比较并锁存的电路。因此，该技术特征未被公开。 |
<<<a>>><<<d>>><<<f>>>