对比文件名称：2001-05-22_US6236613B_发明授权_US06236613B1 Semiconductor integrated circuit device having a hierarchical power source configuration
目标专利名称：355用于扩展信号比较电压范围的电路和方法CN105009451B
本次调用的模型名称：专利特征比对分析模型
## 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：所述电路包括：锁存电路<br>**判断结果**：未公开 | 未找到关于“锁存电路（latch circuit）”的明确记载。在对比文件描述的行解码器、字驱动器等电路中，可能存在具有锁存功能的逻辑门（如NAND门），但未作为独立的“锁存电路”单元被描述，也未体现与比较器输出耦合以锁存比较结果的功能。 | 根据目标专利说明书[0024]、[0047]-[0050]段，锁存电路102用于接收比较输出信号110，并响应于预充电节点降落至阈值以下而锁存该信号。对比文件整体涉及分层电源配置以减少亚阈值电流，其电路（如字驱动器、解码器）的核心功能是逻辑驱动或开关控制，而非专门用于锁存比较器输出的电路结构。本领域技术人员无法从对比文件毫无疑义地得出或合理推断出目标专利中所述的、与比较器协同工作以锁存比较结果的“锁存电路”。 |
| **技术特征B**：响应于差分输入信号对的比较器，所述比较器耦合至所述锁存电路并耦合至具有动态电压的节点<br>**判断结果**：未公开 | 未找到关于“差分输入信号对（differential input signal pair）”或响应于此的比较器的明确记载。对比文件中存在作为比较器功能的电路（例如，字驱动器可视为一种比较/驱动电路），但通常为单端输入。例如，图47中的字驱动器WDA、WDB接收来自内部节点405的信号，该信号是单端逻辑信号，而非差分对。 | 根据目标专利说明书[0024]、[0030]、[0045]-[0046]段，比较器104响应于共模输入信号对112（即差分信号对），并基于第一和第二晶体管（208, 210）的放电速率差生成比较输出至锁存电路。对比文件中的电路（如字驱动器）通常响应于单个控制信号（如行解码输出）来驱动字线，其输入并非差分信号对，也未描述基于两个输入信号的比较功能。因此，对比文件未公开本特征。 |
| **技术特征C**：受时钟控制升压电路，其耦合至所述节点并被配置成经由偏置所述节点来扩展所述比较器的供电电压范围，<br>**判断结果**：未公开 | 对比文件公开了“受时钟控制”的开关晶体管（如PW, PWa等）用于连接主电源线和子电源线。例如，图33中，开关晶体管PWa响应于控制信号/BA，连接主Vpp线320和子Vpp线330a。其作用是在活动周期将子线电压恢复至主电压电平，以减少亚阈值电流（见说明书第[0099]段）。其中提到了电容器（如Cs，图10）用于稳定电压，但未提及“扩展供电电压范围”。 | 根据目标专利说明书[0025]-[0026]、[0044]段，受时钟控制升压电路106通过将动态节点108偏置为低于地的电压，来“推升”比较器104的电压范围，从而在不增加Vdd的情况下激活晶体管。对比文件中的受控开关电路（如PWa）用于在待机时通过电阻维持子线较低电压以减少漏电流，在激活时快速恢复子线电压。两者的目的和效果不同：目标专利旨在扩展比较器的有效输入电压范围（使其在低Vdd下工作），而对比文件旨在降低待机功耗和加快激活恢复速度。因此，对比文件未公开用于“扩展比较器供电电压范围”的受时钟控制升压电路。 |
| **技术特征D**：其中所述受时钟控制升压电路包括：耦合在电源电压与接地之间的第一反相器，<br>**判断结果**：未公开 | 对比文件图35中，存在第一反相器462，其由PMOS晶体管401和NMOS晶体管403组成，连接在电源电压（Vdd）和地（Vss）之间（见说明书第[0067]段）。 | 虽然对比文件公开了“耦合在电源电压与接地之间的第一反相器”这一结构，但该反相器462在对比文件中的作用是接收时钟信号Clk并驱动电容器407（图35），属于受时钟控制电路的一部分。然而，如特征C所述，该电路在对比文件中的作用是用于分层电源管理，而非目标专利中的“升压以扩展比较器电压范围”。由于作用不同，本领域技术人员不能毫无疑义地认为对比文件公开了目标专利中作为“受时钟控制升压电路”一部分的该反相器。因此，本特征未被直接公开。但从结构角度看，该反相器被隐含公开。 |
| **技术特征E**：其中所述第一反相器响应于时钟信号并且其中所述第一反相器的输出耦合至电容器的第一端子<br>**判断结果**：隐含公开 | 对比文件图35及说明书第[0067]段：“第一反相器462的输入端被耦合以接收时钟信号(Clk)并且输出端(例如，第一PMOS晶体管201的漏极)耦合至电容器407的第一端子(即，负端子)。” | 对比文件明确记载了第一反相器462的输入端接收时钟信号Clk，其输出端耦合至电容器407的第一端子（负端子）。该结构与本特征描述完全一致。虽然在对比文件中，该电路用于控制子电源线电压，而目标专利中用于生成负压以扩展比较器范围，但就“第一反相器响应于时钟信号且输出接电容器第一端子”这一具体电路连接关系而言，本领域技术人员可以从对比文件中毫无疑义地得出相同的技术方案。考虑到隐含公开判断标准宽松，此特征可被认为被对比文件隐含公开。 |
| **技术特征F**：第二反相器，用于接收所述时钟信号并响应于所述时钟信号而生成反相时钟信号<br>**判断结果**：直接公开 | 对比文件图35及说明书第[0067]段：“第二反相器405被耦合以接收时钟信号(Clk)。第二反相器405被配置成响应于接收到时钟信号(Clk)而生成反相时钟信号(IClk)。” | 对比文件明确公开了第二反相器405，其接收时钟信号Clk并生成反相时钟信号IClk。该描述与本特征完全相同。无论该电路在对比文件中起何作用（用于控制开关464），其结构和工作原理已直接公开。本领域技术人员能毫无疑义地得出此技术方案。 |
| **技术特征G**：开关，其响应于所述反相时钟信号并被配置成选择性地将所述电容器的第二端子耦合至接地。<br>**判断结果**：直接公开 | 对比文件图35及说明书第[0067]段：“开关464(例如，第四PMOS晶体管)的栅极被耦合以接收反相时钟信号(IClk)。第四PMOS晶体管的源极耦合至供电电压(Vdd)并且第四PMOS晶体管464的漏极耦合至电容器407的第二端子(即，正端子)。” 注意：此处开关将电容器第二端子耦合至Vdd，而非接地。但在图2-3的NMOS实施例中，开关204响应于IClk将电容器第二端子耦合至地。 | 目标专利权利要求中，开关响应于反相时钟信号，选择性地将电容器第二端子耦合至接地。对比文件图2-3的实施例（电路200）中，开关204（第四NMOS晶体管）的栅极接收反相时钟信号IClk，其源极接地，漏极耦合至电容器206的第二端子（负端子），从而选择性地将电容器第二端子耦合至接地（见说明书[0033]段）。虽然对比文件图35的PMOS实施例（电路400）中开关耦合至Vdd，但图2-3的NMOS实施例公开了完全符合本特征的技术方案。本领域技术人员能毫无疑义地得出。因此，本特征被直接公开。 |
| **技术特征H**：其特征在于，所述节点被偏置为低于接地的电压。<br>**判断结果**：未公开 | 未找到将任何节点偏置为低于接地（负电压）的记载。对比文件中涉及负电压Vbb的生成和应用（如图70的Vbb生成电路），但该负电压用于衬底偏置等，并非用于偏置一个动态节点以扩展比较器电压范围。 | 根据目标专利说明书[0026]、[0044]段，在比较阶段，受时钟控制升压电路将动态节点108的电压移位至低于接地的电压（负电压），以扩展比较器电压范围。这是目标专利的核心手段之一。对比文件的分层电源方案中，子电源线电压在待机时可能略低于主电源线电压（由于电阻压降），但始终是正电压，且目的不是为了扩展比较器的输入共模范围，而是为了减少亚阈值电流。对比文件未公开将节点偏置为负电压的技术特征。 |
| **技术特征I**：其特征在于，所述节点提供所述比较器的接地参考。<br>**判断结果**：未公开 | 未找到任何电路节点被描述为“提供比较器的接地参考”。对比文件中的子Vpp线（如330a）或子Vbb线，是作为驱动电路（如字驱动器）的电源（Vpp）参考或负偏压，而非接地参考。 | 根据目标专利说明书[0023]段，动态节点108可以提供比较器104的接地参考。这是图1-3实施例的关键点，动态节点电压被下拉至负压以改变比较器的“地”电位。对比文件中的相应节点（子电源线）是作为电路的电源端（高电位端），功能截然不同。本特征未被公开。 |
| **技术特征J**：其特征在于，所述比较器包括：耦合至所述节点并响应于所述差分输入信号对的第一输入信号的第一晶体管<br>**判断结果**：未公开 | 未找到具有“差分输入信号对”的比较器。对比文件中的逻辑门或驱动器（如字驱动器）包含晶体管，其栅极接收输入信号，源极/漏极连接至电源/地线。例如，图47字驱动器WDA中的晶体管PQ，其栅极接收内部节点405的信号，源极接子Vpp线。但这是单端输入。 | 本特征限定了比较器的一个具体结构：第一晶体管耦合至动态节点并响应于差分输入对的第一个信号。目标专利中，这是实现差分比较的基础（见图2-3）。对比文件中的电路不具备差分输入结构，因此无法公开“响应于差分输入信号对的第一输入信号”这一限定。虽然存在晶体管耦合至一个节点并响应于一个输入信号的结构，但缺少关键的“差分输入对”语境。 |
| **技术特征K**：耦合至所述节点并响应于所述差分输入信号对的第二输入信号的第二晶体管，其中所述比较器的输出指示通过所述第一晶体管至所述接地参考的第一放电速率是否超过通过所述第二晶体管至所述接地参考的第二放电速率。<br>**判断结果**：未公开 | 未找到具有两个晶体管分别响应于差分输入对，并通过比较其放电速率来生成输出的电路结构。对比文件中的电路（如字驱动器）通常输出简单的逻辑电平，而非基于两个放电速率的比较结果。 | 这是目标专利中动态锁存比较器的工作原理核心（见说明书[0045]-[0050]段）。比较器包含两个晶体管（208, 210），分别接收差分输入，并通过它们对预充电节点的放电速率差来决定输出。对比文件中不存在此类基于放电速率比较的电路结构。本特征未被公开。 |
| **技术特征L**：其特征在于，所述节点提供所述比较器的供电参考。<br>**判断结果**：直接公开 | 对比文件图33及说明书相关部分：子Vpp线330a为字驱动器WDa0等提供高电压Vpp作为其供电电压（operating source voltage）。例如，说明书第[0097]段：“这些字驱动器WDa0 through WDb2 are respectively operated with voltages on the sub Vpp lines 330a through 330c as one operating source voltages.” | 对比文件明确记载了子电源线（sub Vpp line，即具有动态电压的节点）为比较器功能电路（此处为字驱动器，可视为一种比较/驱动电路）提供供电参考（operating source voltage）。这与本特征“节点提供比较器的供电参考”的描述完全一致。本领域技术人员能毫无疑义地得出。 |
| **技术特征M**：其特征在于，所述比较器包括：耦合至所述节点并响应于第一输入信号的第一晶体管<br>**判断结果**：隐含公开 | 对比文件图47及说明书相关部分：字驱动器WDA包括p沟道MOS晶体管PQ，其源极耦合至子Vpp线（相当于节点），栅极响应于内部节点405的信号（相当于第一输入信号）。 | 本特征描述的比较器结构是：一个晶体管，耦合至一个节点，并响应于一个输入信号。对比文件中的字驱动器WDA包含这样的晶体管PQ：其源极耦合至子Vpp线（供电节点），栅极接收输入信号（来自内部节点405）。虽然目标专利中该晶体管是差分比较的一部分，而对比文件中是单端驱动的一部分，但就“晶体管耦合至节点并响应于输入信号”这一基本结构而言，是对比文件已公开的。根据宽松的隐含公开标准，可以认为该特征被隐含公开。 |
| **技术特征N**：耦合至所述节点并响应于第二输入信号的第二晶体管，其中所述比较器的输出指示通过所述第一晶体管至所述供电参考的第一充电速率是否超过通过所述第二晶体管至所述供电参考的第二充电速率。<br>**判断结果**：未公开 | 未找到包含两个晶体管分别响应于不同输入信号，并通过比较其至供电参考的充电速率来生成输出的电路结构。对比文件图4的电路（比较器404）涉及充电，但其输出并非基于两个充电速率的比较。 | 这是目标专利图4实施例（PMOS比较器）的核心工作原理（见说明书[0064]-[0066]段）。比较器404包含两个PMOS晶体管（409, 410），分别接收输入，并通过它们对被放电节点的充电速率差来决定输出。对比文件中不存在此类基于充电速率比较的电路结构。本特征未被公开。 |
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