对比文件名称：1991-10-15_US5057712A_发明授权_US5057712A Address transition detector for programmable logic array
目标专利名称：具有高电压输入能力的单端比较器电路CN104919703B
本次调用模型名称：DeepSeek-R1
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：输入节点，配置成接收输入电压范围内的输入电压，所述输入电压范围包括第一范围和第二范围 | 对比文件说明书第4页第13-14行：“The address input is provided to the first inverter 42 which inverts the address input to provide a `new` signal therefrom.” 第4页第17行提及“input pad 12 or I/O pad 34”。 | 对比文件明确公开了“input pad 12 or I/O pad 34”作为地址信号的输入节点，用于接收输入电压信号。该输入信号必然存在逻辑高电平和逻辑低电平，即存在一个包含高电压范围（第一范围）和低电压范围（第二范围）的输入电压范围。本领域技术人员能够毫无疑义地得出该技术方案。因此，技术特征A被对比文件**直接公开**。 |
| **技术特征B**：电压受限的输出节点《隐含公开》 | 对比文件说明书第4页第6-8行：“The comparator 46 is configured such that its output will be in a high-impedance state when the comparator 46 is not providing a low logic level output pulse on the TDS bus 17.” 第4页第25-27行：“The charge and discharge characteristics of the transistor circuits of the comparator 46 determine the length of time that a low logic level pulse is output on the TDS bus 17...” | 对比文件中的“TDS bus 17”是比较器46的输出节点，用于输出低电平脉冲。该输出节点的电压电平由比较器46的内部晶体管电路（Q1-Q6）的充放电特性决定，其输出逻辑电平（高或低）被限制在供电电压Vcc和地之间，这构成了电压受限。虽然对比文件未明确使用“电压受限”一词，但本领域技术人员能够从晶体管电路的正常工作逻辑推断出其输出节点的电压必然被限制在电源轨之内，以防止器件损坏。因此，技术特征B被对比文件**隐含公开**。 |
| **技术特征C**：第一半导体器件，配置成在所述输入节点处的输入电压落在所述输入电压范围的所述第一范围内时将所述输入节点与所述电压受限的输出节点耦合 | 对比文件图3及说明书第5页第6-8行描述了节点A、B、C、D之间的连接关系。例如，当输入为低电平时，节点A为高，节点B为低。这会影响晶体管Q1、Q2、Q3、Q4、Q5、Q6的导通状态。 | 目标专利中技术特征C的作用是，在输入电压较低（第一范围）时，通过第一半导体器件（M2）将输入节点IN耦合至内部节点A。对比文件中的电路功能完全不同，其目的是检测输入跳变并产生脉冲。即使分析其稳态（如输入为低），信号通过INV1、INV2传递至节点A、B，再通过Q1-Q4网络影响内部节点C、D，最终控制输出晶体管Q5、Q6。没有单个半导体器件被配置为在特定输入电压范围内直接将输入节点耦合至一个电压受限的输出节点。对比文件电路的工作机制与目标专利的“范围耦合”思想不符。因此，技术特征C**未被公开**。 |
| **技术特征D**：第二半导体器件，配置成在所述输入节点处的所述输入电压落在所述输入电压范围的所述第二范围内时将所述电压受限的输出节点耦合至包括电源电压电平的电源电压源， | 对比文件图3及说明书第5页第6-8行描述了晶体管Q1、Q3的源极连接到Vcc（电源电压源）。 | 目标专利中技术特征D的作用是，在输入电压较高（第二范围）时，通过第二半导体器件（M1）将内部节点A耦合至电源VDD。对比文件中，p沟道晶体管Q1和Q3的源极连接至Vcc。然而，这些晶体管是根据节点A和B的信号（即经过两级反相器延迟后的新旧信号）来导通或关断，以控制内部节点C和D的电位，进而控制输出脉冲。其导通条件并非直接由输入电压是否落在某个高电压范围决定，而是由经过反相器处理后的逻辑电平以及时序决定。其功能是构成比较器的一部分以实现跳变检测，而非在高压输入时提供到电源的耦合路径以保护电路。因此，技术特征D**未被公开**。 |
| **技术特征E**：其中所述输入电压范围大于所述第一或第二半导体器件任一者的工作范围，并且其中所述输入电压范围大于所述电源电压电平 | 对比文件未提及输入电压范围、半导体器件的工作范围、以及输入电压范围与电源电压的大小关系。说明书通篇未涉及高电压输入、过压保护或器件耐受电压等概念。 | 技术特征E限定了输入电压范围同时大于内部器件工作范围和内部电源电压，这是目标专利解决“高电压输入能力”核心问题的关键。对比文件中的地址检测电路工作在常规CMOS逻辑电平下，其输入电压范围（即逻辑高、低电平）必然在器件工作范围和电源电压Vcc之内，否则电路无法正常工作。本领域技术人员无法从对比文件中推理出其输入电压会超过器件耐受电压或电源电压。因此，技术特征E**未被公开**。 |
| **技术特征F**：耦合至所述电压受限的输出节点的单端电压检测电路，《直接公开》 | 对比文件说明书第3页第20-22行：“The address transition detector of the present invention includes a first inverter for buffering the input address to provide a first signal, a second inverter for inverting the first signal to provide a second signal and a comparator for providing the predetermined logical output on the TDS bus...” 图3详细展示了比较器46的电路。 | 对比文件明确公开了“comparator 46”（比较器），它接收来自输入节点（经过两级反相器）的信号，并在检测到地址跳变时在TDS总线17上产生预定的逻辑输出（低电平脉冲）。该比较器46耦合至输出节点（TDS bus 17），用于检测输入电压状态（跳变）并产生相应的输出信号，这构成一个“单端电压检测电路”。因此，技术特征F被对比文件**直接公开**。 |
| **技术特征G**：其中所述单端电压检测电路包括迟滞生成电路系统以降低所述比较器电路的噪声灵敏度。 | 对比文件未提及任何用于降低噪声灵敏度的迟滞（Hysteresis）生成电路或技术。其比较器46的设计目的是检测输入信号的跳变并产生一个脉宽可控的脉冲，而非提供噪声抑制的迟滞特性。 | 目标专利中，迟滞生成电路（M5, M6）用于设定不同的上升沿和下降沿检测阈值，以降低噪声灵敏度。对比文件的比较器46完全不具备此功能或结构。其脉冲宽度由反相器延迟和RC网络（晶体管对Q1-Q2, Q3-Q4）的充放电时间决定，目的是控制脉冲持续时间以使后续电路上电，而非引入电压迟滞。因此，技术特征G**未被公开**。 |
| **技术特征H**：其特征在于，所述输入电压范围包括在所述第一范围与所述第二范围之间的第三范围，并且其中在所述输入节点处的所述输入电压落在所述第三范围内时，所述第一和第二半导体器件均不控制所述电压受限的输出节点。 | 对比文件未描述输入电压存在三个范围，也未描述在任何输入电压下，两个特定半导体器件均不控制输出节点的状态。 | 技术特征H限定了输入电压存在一个过渡性的“第三范围”，在此范围内两个耦合器件均不导通，导致内部节点浮置。这是目标专利电压限制电路（M1, M2）在高、低电压范围之间的过渡区特有的行为。对比文件的电路工作于数字逻辑电平，其晶体管在稳态下始终处于明确的导通或截止状态，不存在这种“均不控制”的浮置区间概念。因此，技术特征H**未被公开**。 |
| **技术特征I**：其特征在于，所述第一和第二半导体器件包括金属氧化物半导体晶体管。《直接公开》 | 对比文件说明书第5页第1-2行：“In the preferred embodiment, the detector 14 is implemented in CMOS (complementary metal-oxide-semiconductor) technology.” 图3中晶体管Q1-Q7均为MOS晶体管。 | 对比文件明确其检测器采用CMOS技术实现，且图示晶体管（包括Q1， Q3等p沟道晶体管和Q2, Q4, Q5, Q6等n沟道晶体管）均为金属氧化物半导体（MOS）晶体管。因此，技术特征I被对比文件**直接公开**。 |
| **技术特征J**：其特征在于，所述第一和第二半导体器件的工作范围的最大电压为约1.8V。 | 对比文件未提及任何具体的工作电压数值，如1.8V。其电源标注为Vcc，是常规的CMOS供电电压。 | 技术特征J限定了具体的工作电压最大值（约1.8V），这是目标专利中低电压器件的关键参数。对比文件完全没有公开或暗示其内部晶体管的工作电压范围最大为1.8V。本领域技术人员无法从对比文件中得出此数值。因此，技术特征J**未被公开**。 |
| **技术特征K**：其特征在于，所述迟滞生成电路系统包括二极管式连接的晶体管以及开关晶体管。 | 对比文件未公开任何二极管式连接的晶体管与开关晶体管组合形成迟滞生成电路。图3中的晶体管Q7是二极管连接（栅源短接）的耗尽型NMOS，但其作用是为TDS总线提供上拉，是输出级的一部分，与迟滞生成无关。 | 目标专利中，迟滞生成电路具体包括二极管连接的晶体管M6和开关晶体管M5。对比文件中没有与之对应的、用于在检测电路中产生迟滞功能的电路结构。晶体管Q7的功能是静态上拉，不同于目标专利中用于调节检测阈值的迟滞电路。因此，技术特征K**未被公开**。 |
| **技术特征L**：其特征在于，所述比较器电路除了漏泄电流之外不消耗静态电流。《隐含公开》 | 对比文件说明书第4页第22-24行：“At steady state, the first and second n-channel enhancement mode transistors Q5 and Q6 will not conduct... Thus, at steady state the TDS bus 17 will be pulled to a high logic level by the third n-channel depletion mode transistor Q7 such that the phi generator 18 maintains the sense amplifiers 28 and latch blocks 30 of the PAL 10 in a power-down mode.” | 目标专利强调其比较器电路在稳态时不消耗静态电流（仅存在漏电流）。对比文件指出，在稳态（无地址跳变）时，输出晶体管Q5和Q6均不导通（截止）。此时，输出节点TDS bus 17仅通过耗尽型晶体管Q7（作为上拉电阻）被拉到高电平。在CMOS电路中，当所有驱动晶体管（Q5, Q6）截止时，从电源到地的直流通路被切断，理论上电路仅存在晶体管关断状态下的漏电流，不消耗显著的静态电流。这与目标专利中“除了漏泄电流之外不消耗静态电流”的特征相符。因此，技术特征L被对比文件**隐含公开**。 |
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