对比文件名称：2005-05-26_US2005110520A_发明申请_US20050110520A1 Input stage for mixed-voltage-tolerant buffer without leakage issue
目标专利名称：具有高电压输入能力的单端比较器电路CN104919703B
本次调用的模型名称：DeepSeek-R1
| 技术特征描述及公开性判断结果 | 对比文件原文引用（中文翻译） | 公开性论述 |
| 技术特征A《直接公开》<br>输入节点，配置成接收输入电压范围内的输入电压，所述输入电压范围包括第一范围和第二范围 | [0029] 在节点202处接收的信号可以具有两个可能的逻辑值：0，代表大约0V的电压电平；以及1，代表大约3.3V的电压电平。<br>[0030] 当节点202处的信号电压电平为0V时…<br>[0031] 当节点202处的信号电压电平为3.3V时… | 对比文件明确公开了输入节点（节点202）接收的输入信号具有两种电压电平：0V和3.3V。这构成了两个电压范围：一个低电压范围（约0V）和一个高电压范围（约3.3V）。虽然对比文件没有使用“第一范围”和“第二范围”的术语，但其描述的0V和3.3V的输入电压明确对应于两个不同的逻辑电平范围，即本领域技术人员可以直接毫无疑义地确定的两个电压范围。因此，该特征被直接公开。 |
| 技术特征B《直接公开》<br>电压受限的输出节点 | [0029] ... 逆变器210在节点204输出一个逻辑高信号...<br>[0031] ... 节点204处的输出大约为0V。 | 对比文件中的节点204是输入级电路（200）的输出节点，其输出的电压被限制在逻辑高电平（约VDD=1.8V）和逻辑低电平（约0V）之间，不会超过其供电电源VDD（1.8V）的电压水平。这与目标专利中“电压受限的输出节点”的作用相同，即输出节点的电压被限制在安全的、低于高输入电压（如3.3V）的水平。因此，该特征被直接公开。 |
| 技术特征C《直接公开》<br>第一半导体器件，配置成在所述输入节点处的输入电压落在所述输入电压范围的所述第一范围内时将所述输入节点与所述电压受限的输出节点耦合 | [0026] ... NMOS晶体管206的栅极可连接到VDD。NMOS晶体管206的源极耦合到节点202… NMOS晶体管206的漏极耦合到NMOS晶体管208的漏极和逆变器210的输入端子。<br>[0030] 当节点202处的信号电压电平为0V时，NMOS晶体管206导通，并且逆变器210的输入为0V。因此，节点204处的输出大约等于VDD，即1.8V。 | 对比文件公开了当输入节点（节点202）的电压为低电平（0V，对应于第一范围）时，第一半导体器件（NMOS晶体管206）导通，将输入节点（202）的信号（0V）传递至逆变器210的输入端，并最终导致输出节点（204）输出高电平（1.8V）。该器件在低输入电压下，在输入节点与后续电路（逆变器）之间建立了耦合通路，其作用与目标专利中第一半导体器件在输入为第一范围时将输入节点耦合至输出节点（通过中间电路）的作用一致。因此，该特征被直接公开。 |
| 技术特征D《直接公开》<br>第二半导体器件，配置成在所述输入节点处的所述输入电压落在所述输入电压范围的所述第二范围内时将所述电压受限的输出节点耦合至包括电源电压电平的电源电压源， | [0026] ... NMOS晶体管208的栅极耦合到节点202… NMOS晶体管208的源极可连接到VDD。<br>[0031] 当节点202处的信号电压电平为3.3V时，由于其栅极和源极之间的正偏压，NMOS晶体管208导通。因此，PMOS晶体管212和NMOS晶体管214的栅极都偏置在VDD。…节点204处的输出大约为0V。 | 对比文件公开了当输入节点（节点202）的电压为高电平（3.3V，对应于第二范围）时，第二半导体器件（NMOS晶体管208）导通，将电源VDD（1.8V）连接到逆变器210的输入端（即晶体管212和214的栅极），导致输出节点（204）被下拉至0V。虽然最终输出是0V而非电源电压，但该技术手段的核心是：在高输入电压下，通过第二器件（208）将电源电压（VDD）连接到内部节点，从而控制输出状态。这与目标专利中第二器件在高输入时将输出节点耦合至电源电压源以控制输出电压的技术构思和作用相同，属于等同公开。因此，该特征被直接公开。 |
| 技术特征E《直接公开》<br>其中所述输入电压范围大于所述第一或第二半导体器件任一者的工作范围，并且其中所述输入电压范围大于所述电源电压电平 | [0003] ... 例如，第一电路可能在3.3V或5V下工作，而第二电路和I/O缓冲电路均在1.8V或2.5V下工作。<br>[0029] 在节点202处接收的信号可以具有两个可能的逻辑值：0，代表大约0V的电压电平；以及1，代表大约3.3V的电压电平。<br>[0031] ... NMOS晶体管208… 其栅极耦合到节点202… 源极可连接到VDD（1.8V）。 | 对比文件明确其应用场景是：第一电路（外部）工作于3.3V，而缓冲电路（包括其晶体管）工作于1.8V的VDD。输入信号范围（0-3.3V）明显大于缓冲电路内部晶体管（如NMOS 206和208）的正常工作电压（基于1.8V电源），也大于其电源电压电平（1.8V）。这完全符合目标专利技术特征E的描述。因此，该特征被直接公开。 |
| 技术特征F《隐含公开》<br>耦合至所述电压受限的输出节点的单端电压检测电路， | [0026] … 逆变器210包括一个PMOS晶体管212和一个NMOS晶体管214。<br>[0030] 当节点202处的信号电压电平为0V时，NMOS晶体管206导通，并且逆变器210的输入为0V。… 节点204处的输出大约等于VDD…<br>[0031] 当节点202处的信号电压电平为3.3V时… 节点204处的输出大约为0V。 | 对比文件中的逆变器210（由PMOS 212和NMOS 214组成）接收经过第一/第二器件处理后的信号（在节点X，即逆变器210的输入端），并将其转换为逻辑电平输出至节点204。该逆变器执行了电压检测的功能：根据其输入端的电压（对应于输入IN的状态），输出确定的逻辑高或逻辑低电平。因此，本领域技术人员可以理解，该逆变器构成了一个基本的单端电压检测电路，其输出耦合至电压受限的输出节点（204）。虽然其电路结构比目标专利图1中的“单端电压检测电路140”简单，但实现电压检测的核心功能是相同的。因此，该特征被隐含公开。 |
| 技术特征G《未公开》<br>其中所述单端电压检测电路包括迟滞生成电路系统以降低所述比较器电路的噪声灵敏度。 | 无对应内容。 | 对比文件全文均未提及在其输入级电路或逆变器中引入任何形式的迟滞（Hysteresis）功能或电路。其逆变器210是一个标准的CMOS反相器，不具备迟滞特性。目标专利明确设置迟滞电路（M5， M6）以降低噪声灵敏度，这是一个特定的技术手段。对比文件完全没有公开或暗示这一特征。因此，该特征未被公开。 |
| 技术特征H《未公开》<br>其特征在于，所述输入电压范围包括在所述第一范围与所述第二范围之间的第三范围，并且其中在所述输入节点处的所述输入电压落在所述第三范围内时，所述第一和第二半导体器件均不控制所述电压受限的输出节点。 | 无对应内容。 | 对比文件仅描述了输入信号为离散的逻辑高（3.3V）和逻辑低（0V）两种状态，并未讨论输入电压处于一个中间过渡范围（例如，1.8V附近）时电路的行为。其电路设计目的是处理明确的高、低电平转换，而非如目标专利说明书第[0036]段所详细描述的，存在一个“浮置”或“非控制”的过渡范围（第三范围）。因此，对比文件没有公开输入电压范围包括第三范围，也没有公开在第一、第二器件均不控制输出节点的情况。该特征未被公开。 |
| 技术特征I《直接公开》<br>其特征在于，所述第一和第二半导体器件包括金属氧化物半导体晶体管。 | [0026] … 输入电路200包括两个NMOS晶体管206和208以及一个逆变器210。 | 对比文件明确公开第一半导体器件（NMOS晶体管206）和第二半导体器件（NMOS晶体管208）均为金属氧化物半导体（MOS）晶体管，具体为NMOS晶体管。因此，该特征被直接公开。 |
| 技术特征J《直接公开》<br>其特征在于，所述第一和第二半导体器件的工作范围的最大电压为约1.8V。 | [0003] ... 例如，第一电路可能在3.3V或5V下工作，而第二电路和I/O缓冲电路均在1.8V或2.5V下工作。<br>[0024] … I/O缓冲电路可连接到第二电源VDD（1.8V）。 | 对比文件明确其缓冲电路（包括其中的晶体管206和208）工作在1.8V的电源VDD下。本领域技术人员可以毫无疑义地确定，基于此1.8V电源设计的MOS晶体管，其正常工作的最大电压范围（即工作范围的最大电压）约为1.8V（需考虑阈值电压等，但核心供电电压为1.8V）。这与目标专利中描述的“约1.8V”完全一致。因此，该特征被直接公开。 |
| 技术特征K《未公开》<br>其特征在于，所述迟滞生成电路系统包括二极管式连接的晶体管以及开关晶体管。 | 无对应内容。 | 如对特征G的论述，对比文件未公开任何迟滞生成电路。因此，自然也不可能公开构成该迟滞电路的具体元件，如“二极管式连接的晶体管以及开关晶体管”。该特征未被公开。 |
| 技术特征L《隐含公开》<br>其特征在于，所述比较器电路除了漏泄电流之外不消耗静态电流。 | [0022] 本发明提供了一种用于混合电压系统的I/O缓冲电路的输入级电路（输入电路），其中该输入级电路不具有与上述常规输入电路100相关的泄漏电流问题。<br>[0031] … PMOS晶体管212被完全关断… 显然，由于PMOS晶体管212被完全关断，VDD和VSS之间通过逆变器210不存在泄漏电流。 | 对比文件背景技术（图1）指出了传统电路存在泄漏电流问题，而本发明的目的（[0022]段）和效果（[0031]段）正是消除该泄漏电流问题。泄漏电流是静态电流的一种。当对比文件声称解决了“泄漏电流问题”并实现了“不存在泄漏电流”时，本领域技术人员可以合理推断，在稳定状态下（非切换瞬间），其改进后的电路没有从电源到地的直流通路，即除了不可避免的极小漏电流外，不消耗静态电流。这与目标专利特征L的描述“除了漏泄电流之外不消耗静态电流”在技术效果上是一致的。因此，该特征被隐含公开。 |
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