对比文件名称：2001-12-11_US6329940B_发明授权_US06329940B1 Current switching circuitry
目标专利名称：具有内建负载衰减器的宽带数/模转换器CN102549929B
本次调用模型名称：DeepSeek
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：其包括：数/模转换器DAC，其具有第一输出端和第二输出端，《直接公开》 | 说明书第2栏第5-7行：“The DAC 1 is designed to convert an m-bit digital input word (D1-Dm) into a corresponding analog output signal.” 说明书第2栏第10-12行：“The DAC 1 includes a plurality (n) of identical current sources 21 to 2n...” 说明书第2栏第20-23行：“A first output current IA of the DAC 1 is the sum of the respective currents delivered to the differential-switching-circuit first terminals, and a second output current IB of the DAC 1 is the sum of the respective currents delivered to the differential-switching-circuit second terminals.” | 对比文件明确公开了一种数/模转换器（DAC），该DAC具有第一输出电流IA和第二输出电流IB，这对应于第一输出端和第二输出端。本领域技术人员可以毫无疑义地确定该DAC具备第一输出端和第二输出端。因此，技术特征A被对比文件直接公开。 |
| **技术特征B**：其中所述DAC包括双级联电流源和差动电流模式开关DCMS，《隐含公开》 | 说明书第2栏第10-12行：“The DAC 1 includes a plurality (n) of identical current sources 21 to 2n...” 说明书第3栏第64行-第4栏第3行：“This differential switching circuit 4 comprises first and second PMOS field effect transistors (FETs) S1 and S2. The respective sources of the transistors S1 and S2 are connected to a common node CN to which a corresponding current source... is connected.” 说明书第5栏第31-40行：“Each segment has a first main switching transistor S1 having its source connected to a common node CN of the segment and its drain connected to a first intermediate node IN1 of the segment. Similarly, a second main switching transistor S2 has its source connected to the common node CN and its drain connected to a second intermediate node IN2 of the segment.” 说明书第5栏第48-56行：“Each segment of the circuitry also has respective first and second cascode transistors 22 and 24... The first cascode transistor 22 has its source connected to the first intermediate node IN1, its drain connected to the first output node ON1... Similarly, the second cascode transistor 24 has its source connected to the second intermediate node IN2, its drain connected to the second output node ON2...” | 对比文件公开的DAC包括多个电流源（如16）和多个差分开关电路（如S1、S2），这与目标专利中的“电流源”和“差动电流模式开关（DCMS）”相对应。此外，对比文件明确公开了在每个开关电路单元（segment）中，在开关晶体管（S1， S2）与输出节点（ON1， ON2）之间设置了共源共栅晶体管（22， 24）（见说明书第5栏第48-56行）。由开关晶体管（S1， S2）和共源共栅晶体管（22， 24）共同组成的结构，可以合理地被视为一种“双级联”结构：电流从电源经电流源（16）流至开关晶体管（S1或S2），再流经共源共栅晶体管（22或24）至输出端。虽然对比文件没有明确使用“双级联电流源”这一术语，但本领域技术人员通过阅读其公开的电路结构（电流源+开关晶体管+共源共栅晶体管），能够推理出这是一种包含级联结构的电流源配置，以实现对开关晶体管的屏蔽（如说明书第5栏第59-63行所述）。因此，技术特征B被对比文件隐含公开。 |
| **技术特征C**：直流DC补偿级，其具有连接到所述DAC相应的所述第一输出端和第二输出端的第一输出端和第二输出端，《隐含公开》 | 说明书第5栏第40-47行：“Each of the intermediate nodes IN1 and IN2 is also connected to a bleed current source 18 or 20. Each bleed current source contains its own constant-current source which supplies a substantially constant current IBLEED from ANALOG VDD to the intermediate node which it is connected.” 说明书第5栏第48-56行：“The first cascode transistor 22 has its source connected to the first intermediate node IN1, its drain connected to the first output node ON1... Similarly, the second cascode transistor 24 has its source connected to the second intermediate node IN2, its drain connected to the second output node ON2...” | 目标专利中DC补偿级的作用是提供额外电流以支持负载衰减器的操作，并将DC分量添加到DAC输出。对比文件公开了在每个单元的中间节点IN1和IN2处连接有泄放电流源（18， 20），用于提供恒定电流IBLEED（见说明书第5栏第40-47行）。该泄放电流源从电源ANALOG VDD引出电流，并通过共源共栅晶体管（22， 24）最终流向输出节点ON1和ON2（即DAC的输出端）。本领域技术人员可以理解，该泄放电流源为输出节点提供了额外的直流电流。虽然该电流在对比文件中被描述为用于维持共源共栅晶体管导通（见说明书第5栏第56-58行），但其客观上起到了为目标专利所述“DC补偿级”类似的作用，即向输出端提供额外的直流电流。因此，可以合理推断对比文件隐含公开了具有连接到DAC输出端的输出端的DC补偿级（由泄放电流源和共源共栅晶体管的部分功能构成）。因此，技术特征C被对比文件隐含公开。 |
| **技术特征D**：负载衰减器，其经适配以起隔离级的作用且具有第一输入端和第二输入端，《隐含公开》 | 说明书第5栏第48-56行及第59-63行：“Each segment of the circuitry also has respective first and second cascode transistors 22 and 24... The effect of the cascode transistors 22 and 24 is to shield each intermediate node IN1 and IN2 from variations in potential that would otherwise arise from variations in potential of the output terminals OUTA and OUTB.” | 目标专利中负载衰减器的作用是“起隔离级的作用”，隔离DAC与后续负载，防止负载端的电压波动影响DAC性能。对比文件明确公开了共源共栅晶体管（22， 24）的作用是“屏蔽”（shield）中间节点IN1、IN2免受输出端子OUTA、OUTB电位变化的影响（见说明书第5栏第59-63行）。这种“屏蔽”作用本质上就是一种“隔离”作用，即隔离了输出端电压波动对前端开关电路的影响。虽然对比文件没有称之为“负载衰减器”，但其公开的共源共栅晶体管所起的“屏蔽/隔离”作用，与目标专利中负载衰减器所起的“隔离级”作用在功能上是相同或相似的。因此，可以合理推断对比文件隐含公开了起隔离级作用的装置（即共源共栅晶体管），该装置具有输入端（即共源共栅晶体管的源极，连接到中间节点IN1/IN2）和输出端（即共源共栅晶体管的漏极，连接到输出节点ON1/ON2）。因此，技术特征D被对比文件隐含公开。 |
| **技术特征E**：其中所述DAC的所述第一输出端和第二输出端和所述DC补偿级的所述第一输出端和第二输出端被输入进所述负载衰减器相应的所述第一输入端和第二输入端，《未公开》 | 无对应原文。 | 目标专利明确限定了DAC的输出端和DC补偿级的输出端共同“输入进”负载衰减器的输入端。在对比文件中，DAC的输出节点（ON1， ON2）同时也是共源共栅晶体管（起隔离作用）的输出端。共源共栅晶体管的源极（相当于输入端）连接的是中间节点IN1/IN2，而中间节点IN1/IN2接收的是来自开关晶体管（S1/S2）的电流和来自泄放电流源（18/20）的电流。这里并不存在一个独立的“负载衰减器”模块，其“第一输入端和第二输入端”分别接收来自DAC输出端和DC补偿级输出端的信号。对比文件的结构是电流在中间节点合并后流经共源共栅晶体管，而非两个独立的输出信号输入到一个独立的隔离级。本领域技术人员无法从对比文件毫无疑义地得出或通过合理推理得到该具体的连接关系。因此，技术特征E未被对比文件公开。 |
| **技术特征F**：且其中所述DC补偿级提供额外电流以使能所述负载衰减器在它的整个操作区域上的操作，《隐含公开》 | 说明书第5栏第40-47行及第56-58行：“Each of the intermediate nodes IN1 and IN2 is also connected to a bleed current source 18 or 20... The bleed currents IBLEED are supplied to the intermediate nodes IN1 and IN2 in order to ensure that, in the branch in which the switching transistor S1 or S2 is OFF, some current (i.e. the bleed current IBLEED) continues to flow through the cascode transistor 22 or 24 of the branch concerned so as to maintain the cascode transistor in the ON condition.” | 目标专利中DC补偿级提供额外电流是为了使负载衰减器能在整个操作区域（包括开关管关断时）正常工作。对比文件公开了泄放电流源（18， 20）提供电流IBLEED，其目的被明确描述为：当开关晶体管（S1或S2）关断时，确保仍有电流流过对应的共源共栅晶体管（22或24），以维持其导通状态（见说明书第5栏第56-58行）。共源共栅晶体管在对比文件中起到关键的屏蔽/隔离作用。维持其导通，即是维持屏蔽/隔离功能在整个操作区域（包括开关状态变化时）有效。这与目标专利中DC补偿级提供额外电流以“使能所述负载衰减器在它的整个操作区域上的操作”所实现的技术效果（确保隔离功能始终有效）是相同的。因此，本领域技术人员可以合理推断对比文件隐含公开了提供额外电流以使能隔离装置（负载衰减器）在整个操作区域上操作的技术特征。因此，技术特征F被对比文件隐含公开。 |
| **技术特征G**：其中所述双级联电流源具有输出端且所述DCMS具有输入端，且其中所述双级联电流源的所述输出端连接到所述DCMS的所述输入端且连接到导轨电压。《隐含公开》 | 说明书第5栏第31-40行：“Each segment has a first main switching transistor S1 having its source connected to a common node CN of the segment... Similarly, a second main switching transistor S2 has its source connected to the common node CN...” 说明书第5栏第40-47行：“Connected between the common node CN and a positive supply line ANALOG VDD of the circuitry is a constant-current source 14...” | 对比文件公开了恒定电流源（14）连接在正电源线ANALOG VDD和公共节点CN之间（见说明书第5栏第40-47行）。开关晶体管S1和S2的源极连接到公共节点CN（见说明书第5栏第31-40行）。因此，电流源的输出端（即向CN提供电流的端点）连接到了开关晶体管（S1， S2）的源极（即DCMS的输入端）。同时，电流源自身也连接到导轨电压（ANALOG VDD）。虽然对比文件没有明确使用“双级联电流源的输出端”这一表述，但根据对特征B的隐含公开分析，电流源与后续的开关晶体管、共源共栅晶体管共同构成了级联电流结构。该结构中，电流源向公共节点CN提供电流，CN作为开关晶体管的输入端。因此，可以合理推断对比文件隐含公开了技术特征G所述的连接关系。因此，技术特征G被对比文件隐含公开。 |
| **技术特征H**：其中所述双级联电流源包括：第一p型金属氧化物半导体PMOS晶体管，其中所述第一PMOS晶体管的源极连接到导轨电压且所述第一PMOS晶体管的栅极连接到第一偏压电压，《隐含公开》 | 说明书第5栏第40-47行：“Connected between the common node CN and a positive supply line ANALOG VDD of the circuitry is a constant-current source 14...” | 对比文件明确公开了连接在电源ANALOG VDD和公共节点CN之间的恒定电流源（14）。为了实现恒流，本领域技术人员知晓，在实际电路中，这种电流源通常由偏置在饱和区的晶体管（如PMOS晶体管）来实现，其源极连接电源，栅极连接偏置电压。虽然对比文件附图可能将电流源简化为一个符号，但根据本领域的公知常识，可以合理推断该电流源包含一个或多个PMOS晶体管作为核心元件，并具有如特征H所述的连接关系（源极接电源，栅极接偏压）。因此，技术特征H被对比文件隐含公开。 |
| **技术特征I**：第二PMOS晶体管，其中所述第二PMOS晶体管的源极连接到所述第一PMOS晶体管的漏极且所述第二PMOS晶体管的栅极连接到第二偏压电压。《隐含公开》 | 说明书第5栏第48-56行：“Each segment of the circuitry also has respective first and second cascode transistors 22 and 24. Each cascode transistor is a PMOS FET. The first cascode transistor 22 has its source connected to the first intermediate node IN1... Similarly, the second cascode transistor 24 has its source connected to the second intermediate node IN2...” 说明书第5栏第59-63行：“The effect of the cascode transistors 22 and 24 is to shield each intermediate node IN1 and IN2 from variations in potential...” | 结合特征H的推断，对比文件中的“双级联电流源”结构由电流源（14）、开关晶体管（S1/S2）和共源共栅晶体管（22/24）共同构成。共源共栅晶体管（22， 24）是PMOS晶体管。在电流路径上，共源共栅晶体管的源极连接中间节点IN1/IN2，而中间节点IN1/IN2连接开关晶体管（S1/S2）的漏极。开关晶体管可被视为电流路径的一部分。为了形成“双级联”，共源共栅晶体管（第二PMOS）的源极需要连接到前一级晶体管（第一PMOS，即电流源中的晶体管或开关晶体管）的漏极。虽然对比文件没有明确画出电流源内部的晶体管，也未明确描述共源共栅晶体管栅极连接“第二偏压电压”（其栅极在图4实施例中接地GND，这可以视为一种固定的偏压），但本领域技术人员基于对级联电流源结构的普遍理解，可以合理推断出：为了实现高输出阻抗和屏蔽功能，电流路径上会存在级联的晶体管，且这些晶体管的栅极需要施加适当的偏置电压（无论是固定电压如GND，还是可调偏压）。因此，技术特征I被对比文件隐含公开。 |
| **技术特征J**：其中从所述负载衰减器发现的所述DAC的电阻等于所述第二PMOS晶体管的跨导乘以第一电阻乘以第二电阻，其中所述第一电阻是所述第二PMOS晶体管的从漏极到所述源极的电阻，且其中所述第二电阻是所述第一PMOS晶体管的从所述漏极到所述源极的电阻。《未公开》 | 无对应原文。 | 对比文件完全没有提及从负载衰减器看进去的DAC电阻，也没有给出任何关于该电阻等于第二PMOS晶体管跨导与两个漏源电阻乘积的数学关系或计算公式。本领域技术人员无法从对比文件公开的内容中，毫无疑义地得出或通过合理推理得到该具体的、量化的阻抗关系。因此，技术特征J未被对比文件公开。 |
| **技术特征K**：其中所述DCMS包括：第一p型金属氧化物半导体PMOS晶体管，其中所述第一PMOS晶体管的源极连接到所述双级联电流源的所述输出端，所述第一PMOS晶体管的栅极连接到第一数据输入端，且所述第一PMOS晶体管的漏极连接到所述DAC的所述第一输出端，《隐含公开》 | 说明书第5栏第31-40行：“Each segment has a first main switching transistor S1 having its source connected to a common node CN of the segment and its drain connected to a first intermediate node IN1 of the segment... Each main switching transistor is a PMOS FET in this embodiment. The switching transistors S1 and S2 receive respectively at their gates mutually-complementary switching signals SW1 and SW2 generated by driver circuits...” 说明书第5栏第48-56行：“The first cascode transistor 22 has its source connected to the first intermediate node IN1, its drain connected to a first output node ON1...” | 对比文件明确公开了第一主开关晶体管S1，其为PMOS FET。其源极连接到公共节点CN（相当于双级联电流源的输出端）。其栅极接收开关信号SW1（相当于第一数据输入端，因为开关信号由输入数据解码产生）。其漏极连接到第一中间节点IN1。而第一中间节点IN1通过第一共源共栅晶体管22连接到第一输出节点ON1（即DAC的第一输出端）。因此，开关晶体管S1的漏极通过共源共栅晶体管间接连接到DAC的第一输出端。虽然存在一个共源共栅晶体管，但开关晶体管S1构成了差动开关对的一支，其漏极是通往第一输出端的电流路径的起点。本领域技术人员可以理解，在考虑DCMS本身时，它包含开关晶体管S1，其连接关系与特征K的描述在本质上一致（除了漏极直接连接输出端还是通过一个级联晶体管连接输出端的区别，这属于具体电路实现的变型）。因此，技术特征K被对比文件隐含公开。 |
| **技术特征L**：第二PMOS晶体管，其中所述第二PMOS晶体管的源极连接到所述双级联电流源的所述输出端，所述第二PMOS晶体管的栅极连接到第二数据输入端，且所述第二PMOS晶体管的漏极连接到所述DAC的所述第二输出端。《隐含公开》 | 说明书第5栏第31-40行：“Similarly, a second main switching transistor S2 has its source connected to the common node CN and its drain connected to a second intermediate node IN2 of the segment... The switching transistors S1 and S2 receive respectively at their gates mutually-complementary switching signals SW1 and SW2...” 说明书第5栏第48-56行：“Similarly, the second cascode transistor 24 has its source connected to the second intermediate node IN2, its drain connected to a second output node ON2...” | 该分析与特征K类似。对比文件明确公开了第二主开关晶体管S2，其为PMOS FET。其源极连接到公共节点CN。其栅极接收互补的开关信号SW2（相当于第二数据输入端）。其漏极连接到第二中间节点IN2。而第二中间节点IN2通过第二共源共栅晶体管24连接到第二输出节点ON2（即DAC的第二输出端）。因此，技术特征L被对比文件隐含公开。 |
| **技术特征M**：其中所述DC补偿级包括：第一p型金属氧化物半导体PMOS晶体管，其中所述第一PMOS晶体管的源极连接到导轨电压，其中所述第一PMOS晶体管的漏极连接到所述DAC的所述第一输出端，且其中所述第一PMOS晶体管的栅极连接到PMOS偏压电压VBP，《未公开》 | 说明书第5栏第40-47行：“Each of the intermediate nodes IN1 and IN2 is also connected to a bleed current source 18 or 20. Each bleed current source contains its own constant-current source which supplies a substantially constant current IBLEED from ANALOG VDD to the intermediate node which it is connected.” | 对比文件公开的泄放电流源（18， 20）从ANALOG VDD向中间节点IN1/IN2提供电流。然而，对比文件并未披露该泄放电流源的具体电路结构，特别是没有公开它包含一个其源极接导轨电压、漏极直接连接到DAC输出端（ON1或ON2）、栅极接特定偏压VBP的PMOS晶体管。泄放电流源可以有很多种实现方式，不一定是单个PMOS晶体管。本领域技术人员无法从对比文件毫无疑义地得出或通过合理推理得到该具体且限定的晶体管级连接结构。因此，技术特征M未被对比文件公开。 |
| **技术特征N**：第二PMOS晶体管，其中所述第二PMOS晶体管的源极连接到所述导轨电压，其中所述第二PMOS晶体管的漏极连接到所述DAC的所述第二输出端，且其中所述第二PMOS晶体管的栅极连接到VBP。《未公开》 | 同特征M引用。 | 基于与特征M相同的理由，对比文件没有公开泄放电流源的具体结构包含如特征N所限定的PMOS晶体管。因此，技术特征N未被对比文件公开。 |
| **技术特征O**：其中所述负载衰减器包括：第一放大器，其中所述第一放大器的正输入端接收第一参考信号，《未公开》 | 无对应原文。 | 对比文件公开的用于实现屏蔽/隔离功能的元件是共源共栅晶体管（22， 24），其栅极在被动共源共栅实施例中固定接地（GND），在主动共源共栅实施例中连接到虚设DAC的输出。对比文件完全没有提及任何放大器，也没有提及放大器的正输入端接收参考信号。这与目标专利中负载衰减器包含由放大器、参考信号和晶体管构成的反馈环路结构完全不同。本领域技术人员无法从对比文件推理出该技术特征。因此，技术特征O未被对比文件公开。 |
| **技术特征P**：第一p型金属氧化物半导体PMOS晶体管，其中所述第一PMOS晶体管的源极连接到所述负载衰减器的所述第一输入端和所述第一放大器的负输入端，其中所述第一PMOS晶体管的栅极连接到所述第一放大器的输出端，且其中所述第一PMOS晶体管的漏极连接到所述负载衰减器的第一输出端，《未公开》 | 无对应原文。 | 如特征O所述，对比文件没有公开放大器，因此也就不存在放大器输出端连接到PMOS晶体管栅极、放大器负输入端连接到PMOS晶体管源极的反馈控制结构。对比文件中的共源共栅晶体管是直接由固定偏压或来自虚设DAC的电压驱动的。因此，技术特征P未被对比文件公开。 |
| **技术特征Q**：第二放大器，其中所述第二放大器的正输入端接收第二参考信号，《未公开》 | 无对应原文。 | 同特征O。对比文件没有公开任何放大器。因此，技术特征Q未被对比文件公开。 |
| **技术特征R**：第二PMOS晶体管，其中所述第二PMOS晶体管的源极连接到所述负载衰减器的所述第二输入端和所述第二放大器的负输入端，其中所述第二PMOS晶体管的栅极连接到所述第二放大器的输出端，且其中所述第二PMOS晶体管的漏极连接到所述负载衰减器的第二输出端。《未公开》 | 无对应原文。 | 同特征P。对比文件没有公开放大器及其与PMOS晶体管的所述连接关系。因此，技术特征R未被对比文件公开。 |
| **技术特征S**：其中所述第一放大器和第二放大器具有转移函数，其中所述第一PMOS晶体管和所述第二PMOS晶体管具有跨导，且其中从所述DAC发现的所述负载衰减器的电阻是所述转移函数与所述跨导的商的倒数。《未公开》 | 无对应原文。 | 该技术特征涉及负载衰减器输入电阻的特定数学关系，其前提是负载衰减器由放大器和晶体管构成的特定反馈结构。如前述，对比文件完全没有公开这样的反馈结构，因此也不可能公开基于该结构的特定电阻计算公式。因此，技术特征S未被对比文件公开。 |
| **技术特征T**：其中从所述负载衰减器发现的所述DAC的电阻与从所述DAC发现的所述负载衰减器的电阻的比率的值的计算不受外部负载电阻限制。《隐含公开》 | 说明书第5栏第59-63行：“The effect of the cascode transistors 22 and 24 is to shield each intermediate node IN1 and IN2 from variations in potential that would otherwise arise from variations in potential of the output terminals OUTA and OUTB.” 说明书第6栏第27-31行：“In the FIG. 4 circuitry, because of the shielding function provided by the cascode transistors 22 and 24 in each segment, a change ΔVINT in potential difference between the respective potentials of the intermediate nodes IN1 and IN2 of each segment, in response to maximum changes in the output currents IA and IB, is typically a factor of two or more lower in magnitude than the change in potential ΔV between the output terminals.” | 目标专利该特征的技术效果是，由于负载衰减器的隔离作用，DAC看到的负载电阻（即负载衰减器的输入电阻）与负载衰减器看到的DAC输出电阻之比，其计算不受外部负载电阻影响，从而能够实现高阻抗比，改善动态性能。对比文件明确公开了共源共栅晶体管的屏蔽作用，使得中间节点IN1/IN2的电位变化ΔVINT远小于输出端电位变化ΔV（见说明书第6栏第27-31行）。这意味着从开关晶体管（DAC核心）看进去的阻抗（或对输出变化的敏感性）被显著降低，即其等效输出电阻很大，不易受外部输出电压（由外部负载电阻决定）变化的影响。这隐含了DAC性能（如阻抗比相关的性能）不再像传统结构那样受限于外部负载电阻。本领域技术人员可以合理推断，对比文件所公开的屏蔽结构能够实现类似“不受外部负载电阻限制”的技术效果。因此，技术特征T被对比文件隐含公开。 |
| **技术特征U**：其中所述负载衰减器起作用以避免从所述DAC中发现输出摆动，从而减小所述DAC的信号/代码相依行为。《隐含公开》 | 说明书第5栏第59-63行：“The effect of the cascode transistors 22 and 24 is to shield each intermediate node IN1 and IN2 from variations in potential that would otherwise arise from variations in potential of the output terminals OUTA and OUTB.” 说明书第4栏第42-49行：“The voltages VA and VB of the first and second connection lines A and B of the DAC vary in use of the DAC according to the value of the binary input word D1-Dm. This means that the potentials of the output nodes OUTA and OUTB of the differential switching circuit 4 also vary in use of the DAC. ... This output-voltage-dependent delay manifests itself as pulse width modulation at the DAC output. ... this degrades the first-order performance of the DAC significantly.” | 目标专利中负载衰减器避免DAC中发现输出摆动，目的是减小信号/代码相依行为（如失真）。对比文件在背景技术部分指出了传统DAC的问题：输出端电压VA/VB随输入代码变化，导致开关电路的开关延迟依赖于输出电压，从而引起失真（脉冲宽度调制）（见说明书第4栏第42-49行）。而本发明实施例通过引入共源共栅晶体管，其作用正是屏蔽中间节点（即开关晶体管的漏极）免受输出端电位变化的影响（见说明书第5栏第59-63行）。这意味着从开关晶体管的角度看，其工作点受输出摆动的影响大大减小，从而必然减小了其信号/代码相依行为（如开关延迟的变化）。因此，对比文件公开的共源共栅晶体管所起的屏蔽作用，实质上实现了与目标专利负载衰减器“避免输出摆动，减小信号/代码相依行为”相同或相似的技术效果。因此，技术特征U被对比文件隐含公开。 |
| **技术特征V**：其中所述负载衰减器的输入节点的低阻抗实现短时脉冲波形干扰能量的快速释放。《隐含公开》 | 说明书第5栏第59-63行：“The effect of the cascode transistors 22 and 24 is to shield each intermediate node IN1 and IN2 from variations in potential...” 说明书第6栏第27-31行：“... a change ΔVINT ... is typically a factor of two or more lower in magnitude than the change in potential ΔV between the output terminals.” | 目标专利中负载衰减器输入节点低阻抗有助于快速释放开关毛刺能量，改善动态性能。对比文件公开的共源共栅晶体管屏蔽结构，使得中间节点IN1/IN2的电位变化ΔVINT远小于输出端变化ΔV（见说明书第6栏第27-31行）。这通常意味着中间节点对地的等效阻抗较低（因为同样的电流变化引起的电压变化小）。低阻抗节点有利于寄生电容的快速充放电，从而可以实现开关瞬态过程（毛刺）能量的快速释放。虽然对比文件没有明确提及“短时脉冲波形干扰能量”或“快速释放”，但本领域技术人员知晓，降低关键节点的阻抗是改善开关速度、减少毛刺影响的常用手段。因此，可以合理推断对比文件所公开的屏蔽结构所带来的低阻抗节点，隐含了能够实现快速释放毛刺能量的效果。因此，技术特征V被对比文件隐含公开。 |
| **技术特征W**：其进一步包括连接到所述负载衰减器的输出端的滤波器。《未公开》 | 无对应原文。 | 对比文件的整个说明书中均未提及在输出端连接有任何滤波器。因此，技术特征W未被对比文件公开。 |
| **技术特征X**：其中所述DAC是低功率高分辨率宽带DAC。《未公开》 | 说明书第2栏第10-12行：“The DAC 1 includes a plurality (n) of identical current sources 21 to 2n...” | 对比文件虽然公开了一种DAC，但并未对其整体性能进行定性描述，例如没有明确指出其为“低功率”、“高分辨率”或“宽带”DAC。这些是对DAC整体性能的概括性描述，并非具体的结构特征。本领域技术人员无法从对比文件公开的具体电路结构毫无疑义地或通过合理推理得出该DAC必然具备“低功率高分辨率宽带”这些综合特性。因此，技术特征X未被对比文件公开。 |
<<<A>>><<<b>>><<<c>>><<<d>>><<<f>>><<<g>>><<<h>>><<<i>>><<<k>>><<<l>>><<<t>>><<<u>>><<<v>>>