对比文件名称：2006-09-07_US2006198196A_发明申请_US20060198196A1 Nonvolatile semiconductor memory having a plurality of interconnect layers
目标专利名称：420制造磁性随机存取存储器的系统和方法CN102484111B
模型名称：DeepSeek-R1
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A：** 将金属层的一部分形成为具有大体上直线状部分的源极线<br>《隐含公开》 | 参见附图1、3、9及说明书[0048]-[0050]、[0052]段：“the second cell source line 12 is connected to source terminals of the respective select transistors... The second cell source line 12 is arranged in the second interconnect layer...”（第二单元源极线12连接到相应选择晶体管的源极端子...第二单元源极线12布置在第二互连层中...）。附图1、3、9显示第二单元源极线12是连续的、大致呈直线状延伸的导线。 | 对比文件公开了在第二互连层（即一个金属层）中形成第二单元源极线（12），该线用于向多个选择晶体管供应电流。根据附图1、3、9所示，该源极线（12）具有明显的大体上直线状延伸的部分。虽然对比文件未使用“大体上直线状部分”这一表述，但其图示和描述的连续导线结构，使本领域技术人员能够毫无疑义地理解该源极线包含直线状部分。因此，该技术特征被对比文件隐含公开。 |
| **B：** 使用第一通孔将所述源极线在所述大体上直线状部分处耦合到第一晶体管<br>《隐含公开》 | 参见附图8A、8B、23及说明书[0057]、[0084]段：“the second cell source line 12 and the first cell source line 11a are connected through the vias 121a through 121d.”（第二单元源极线12和第一单元源极线11a通过通孔121a至121d连接。）以及“The first cell source line 11b is connected to an M0 cell source line 10 arranged in a cell interconnect layer through the vias 110a through 110c... the M0 cell source line 10 is connected to the source terminals of the select transistors”（第一单元源极线11b通过通孔110a至110c连接到布置在单元互连层中的M0单元源极线10... M0单元源极线10连接到选择晶体管的源极端子）。 | 对比文件公开了第二单元源极线（12，13）通过通孔（121a-121d）连接到第一单元源极线（11a，11b），第一单元源极线又通过通孔（110a-110c）连接到M0单元源极线（10），而M0单元源极线最终连接到选择晶体管的源极端子（参见图13）。虽然电流路径中存在“第一单元源极线”作为中间导电分路器，但源极线（12，13）确实通过通孔（第一通孔）的耦合，最终将电流供应给了选择晶体管（相当于目标专利的第一晶体管）。本领域技术人员能够理解这种通过通孔实现的层级式电连接关系。因此，该技术特征被隐含公开。 |
| **C：** 其中所述第一晶体管经配置以将从所述源极线接收的第一电流供应到第一磁性隧道结装置<br>《未公开》 | 对比文件全文未提及磁性隧道结（MTJ）装置。 | 对比文件涉及的是NAND型非易失性半导体存储器（闪存），其存储单元由具有浮栅的晶体管构成。而目标专利的MRAM存储单元包含磁性隧道结（MTJ）装置。两者是完全不同的存储技术。对比文件中的选择晶体管用于选择闪存单元串，其电流路径的终端是位线，而非MTJ装置。因此，对比文件未公开将电流供应到磁性隧道结装置的技术特征。 |
| **D：** 使用第二通孔将所述源极线耦合到第二晶体管<br>《隐含公开》 | 同特征B的引用。第二单元源极线（12，13）为多个存储单元列（例如C1， C2...）服务，并通过类似的多组通孔和第一单元源极线连接到多个选择晶体管（参见图3， 11， 22）。 | 对比文件中的第二单元源极线（12，13）是一个公共线，通过多组通孔和第一单元源极线连接到多个存储单元列的选择晶体管。例如，图3显示第二单元源极线12连接到第一单元源极线11a-11e，从而为多个列供电。这隐含了源极线也通过（第二）通孔耦合到了第二晶体管（即另一列的选择晶体管）。因此，该技术特征被隐含公开。 |
| **E：** 其中所述第二晶体管经配置以将从所述源极线接收的第二电流供应到第二磁性隧道结装置<br>《未公开》 | 对比文件全文未提及磁性隧道结（MTJ）装置。 | 同特征C，对比文件涉及闪存技术，不包含磁性隧道结（MTJ）装置。因此，该技术特征未被公开。 |
| **F：** 其中所述第一通孔将所述源极线连接到另一金属层内的分路器<br>《隐含公开》 | 参见附图8A、8B、23及说明书[0057]、[0084]段：“the second cell source line 12 and the first cell source line 11a are connected through the vias 121a through 121d.”（第二单元源极线12和第一单元源极线11a通过通孔121a至121d连接。）第一单元源极线（11a， 11b）位于第一互连层（另一金属层）。 | 对比文件明确公开了第二单元源极线（12，13，位于第二互连层）通过通孔（121a-121d）连接到位于第一互连层的第一单元源极线（11a， 11b）。第一单元源极线（11a， 11b）的作用是将来自上层源极线的电流分配并传导至多个下层接点（110a-110c），其功能与目标专利中的“分路器”（例如源极接点分路器106）相同。因此，该技术特征被隐含公开。 |
| **G：** 且其中所述分路器耦合到：第一源极接点，其耦合到所述第一晶体管的源极端子<br>《隐含公开》 | 参见附图8A、8B、13及说明书[0057]、[0064]段：“The first cell source line 11a is connected to an M0 cell source line 10 through the vias 110a through 110c.”（第一单元源极线11a通过通孔110a至110c连接到M0单元源极线10。）以及“the M0 cell source line 10 is connected to the source terminals of the select transistors”（M0单元源极线10连接到选择晶体管的源极端子）。通孔110a-110c可视为源极接点。 | 对比文件公开了作为分路器的第一单元源极线（11a）通过多个通孔（110a-110c）连接到M0单元源极线（10），而M0单元源极线（10）最终连接到选择晶体管的源极端子（参见图13）。通孔（110a-110c）实现了从分路器到晶体管源极的电气连接，其作用相当于目标专利中的源极接点。因此，该技术特征被隐含公开。 |
| **H：** 第二源极接点，其耦合到所述第一晶体管的所述源极端子。<br>《隐含公开》 | 同上。第一单元源极线（11a）通过多个通孔（例如110a， 110b， 110c）连接到M0单元源极线（10）（参见图8A， 8B）。 | 对比文件图示并描述了第一单元源极线（分路器）通过至少两个通孔（110a， 110b， 110c）连接到M0单元源极线，这意味着存在多个“源极接点”并联连接，以降低电阻。这隐含了除了第一源极接点（如110a）外，还存在第二源极接点（如110b）也耦合到同一晶体管的源极端子（通过M0单元源极线10）。因此，该技术特征被隐含公开。 |
| **I：** 其中所述源极线大体上无支路。<br>《隐含公开》 | 参见附图1、3、5、9。第二单元源极线（12）被描绘为围绕第二单元阱线（22a-22h）的连续导线，在阵列区域呈网格状（图5），在外围区域呈环形（图9）。说明书[0054]段描述：“The second cell source line 12 surrounds the second cell well lines 22a through 22h.”（第二单元源极线12环绕第二单元阱线22a至22h。） | 目标专利中“大体上无支路”指源极线基本没有从其主轴延伸出的分支，旨在简化制造。对比文件中的第二单元源极线（12）是一个连续的、大致呈直线状延伸的导线，其主要功能是作为低电阻的公共源极线。虽然其在布局上可能为了环绕阱线而具有特定形状（如网格、环形），但其主体是连续的，没有描述或显示其具有从主线分出的、用于连接单个晶体管的分支（连接是通过下层的第一单元源极线实现）。本领域技术人员可理解，这种连续、无分支的源极线设计同样是为了降低电阻和简化布局。因此，该特征被隐含公开。 |
| **J：** 其中所述金属层为大体上平面的且定位于与所述第一晶体管相距第一距离处且与所述第二晶体管相距第二距离处。<br>《隐含公开》 | 对比文件描述了多层互连结构（如第一互连层、第二互连层、单元互连层），这些互连层通常是平面的。第二单元源极线（12，13）位于第二互连层，其通过通孔和第一互连层、单元互连层连接到位于半导体衬底上的选择晶体管（参见图7，13，21，23）。这必然意味着第二互连层（金属层）与晶体管之间存在一定的垂直距离。 | 对比文件公开了包含源极线（12，13）的互连层（第二互连层）是位于晶体管上方的平面金属层。由于源极线通过通孔连接到不同列的选择晶体管，可以理解该金属层与每个晶体管之间都存在一个垂直距离（第一距离、第二距离）。虽然对比文件未明确量化该距离，但这是多层集成电路结构的必然技术事实。因此，该技术特征被隐含公开。 |
| **K：** 其中所述第一距离与所述第二距离大体上相同。<br>《隐含公开》 | 同上。源极线（12，13）所在的第二互连层是一个连续的、大体上平面的层。当它通过类似的垂直互连结构（通孔、第一单元源极线、M0单元源极线）连接到不同列的选择晶体管时，由于这些晶体管位于同一衬底平面上，源极线金属层与这些晶体管之间的垂直距离在物理设计上必然是大体相同的。 | 在对比文件描述的集成电路结构中，源极线所在的金属层（第二互连层）是平行于衬底平面的一个层。当它通过基本相同的叠层结构连接到位于同一衬底平面上的不同晶体管时，其间的垂直距离在制造公差和设计规则内是大体相同的。本领域技术人员能够毫无疑义地得出此结论。因此，该技术特征被隐含公开。 |
| **L：** 其中通过使用第三通孔和第四通孔将所述源极线的一部分与另一导电线的大体上直线状部分并联连接。<br>《未公开》 | 对比文件全文未提及将源极线与另一导电线并联连接以进一步降低电阻的技术内容。 | 目标专利的该特征涉及使用额外的并联导电线（240）和多个通孔（第三、第四通孔）来降低源极线电阻的具体手段。对比文件虽然致力于降低源极线电阻（例如通过使用低电阻率的第二互连层材料），但并未公开通过并联另一导线来实现此目的的技术方案。因此，该技术特征未被公开。 |
| **M：** 其中形成所述金属层、将所述源极线电连接到所述第一晶体管和将所述源极线电连接到所述第二晶体管由集成到电子装置中的处理器控制。<br>《未公开》 | 对比文件全文未提及由处理器控制制造过程。 | 对比文件仅描述了存储器件的物理结构和电气连接，属于产品层面。目标专利的该特征涉及制造方法的控制主体（由集成到电子装置中的处理器控制），这是一个具体的制造工艺控制步骤。对比文件完全没有涉及制造过程的控制方式或控制主体。因此，该技术特征未被公开。 |
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