对比文件名称：发明申请_US20130339682A1 METHODS TO OPTIMIZE A PROGRAM LOOP VIA VECTOR INSTRUCTIONS USING A SHUFFLE TABLE AND A MASK STORE TABLE
目标专利名称：在SIMD架构中用于通道混洗的混洗器电路
模型名称：DeepSeek最新版模型
以下是根据您的要求创建的特征比对表格。表格严格按照目标专利权利要求中给出的技术特征划分进行比对。
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A：一种用于处理数据的装置，《隐含公开》** | 说明书第[0058]段：”FIG. 10 is a block diagram illustrating an example of a data processing system according to one embodiment of the invention. For example, system 900 may represent any of systems 100 of FIG. 1. Processor(s) 901 may represent processor 104 of FIG. 1. System 900 may represent any of the systems described above. For example, system 900 may represent a desktop, a laptop, a tablet, a server, a mobile phone (e.g., Smartphone), a media player, a personal digital assistant (PDA), a personal communicator, a gaming device, a network router or hub, a wireless access point or repeater, a set-top box, or a combination thereof.” | **作用比对**：在目标专利中，该装置（例如装置10，包含GPU 12）用于在SIMD架构下处理数据，特别是进行通道间的数据混洗。对比文件中的“data processing system”（如系统900）同样是一个用于处理数据的装置，其处理器（901）能够执行向量/SIMD指令以优化程序循环。两者均为处理数据的硬件装置。<br>**公开性判断**：对比文件明确公开了“data processing system”（数据处理系统），这是一个用于处理数据的装置的上位概念。本领域技术人员能够毫无疑义地理解，对比文件所描述的系统（如包含处理器901的系统900）就是一种用于处理数据的装置。因此，技术特征A被对比文件**隐含公开**。 |
| **技术特征B：所述装置包括： 多个处理通道，所述处理通道中的每一个包括用以处理所述数据的电路，其中所述处理通道是以单指令多数据SIMD结构配置；《隐含公开》** | 说明书第[0018]段：”According to some embodiments, a code optimizer (e.g., compiler) is utilized to optimize scalar instructions of a program loop using vector instructions to perform iterations of the program loop in a vector manner. The iterations of the program loop are performed by executing the vector or packed instructions by a vector capable processor such as a single-instruction-multiple-data (SIMD) processor.”<br>说明书第[0062]段：”Processor 901 and/or cores 909 may further include multiple different types of execution units, such as, for example, arithmetic units, arithmetic logic units (ALUs), integer units, etc.”<br>说明书第[0063]段：”In one embodiment, integer registers store 32-bit or 64-bit integer data. A register file may contain extended multimedia SIMD registers (e.g., XMM) for packed data. Such registers may include 128 bits wide XMM registers and 256 bits wide registers (which may incorporate the XMM registers in their low order bits) relating to SSE2, SSE3, SSE4, GSSE, and beyond (referred to generically as “SSEx”) technology to hold such packed data operands.” | **作用比对**：在目标专利中，多个处理通道（每个包含ALU等电路）以SIMD结构配置，用于并行执行同一指令但处理不同数据，这是实现通道间数据混洗的基础架构。对比文件中描述了能够执行向量/打包指令的SIMD处理器（第[0018]段），其包含多个执行单元（如ALU，第[0062]段）和用于打包数据的SIMD寄存器（第[0063]段）。在SIMD处理器中，每个可以并行处理打包数据中不同数据元素的执行单元或硬件线程，可以对应理解为“处理通道”。<br>**公开性判断**：对比文件明确公开了“SIMD processor”以及其中的“execution units”和“SIMD registers”。本领域技术人员能够理解，一个SIMD处理器为了实现单指令多数据操作，必然包含多个能够并行处理数据的硬件单元或逻辑通道（即处理通道），每个单元都包含处理电路（如ALU）。因此，技术特征B被对比文件**隐含公开**。 |
| **技术特征C：以及混洗器电路，其经配置以： 从所述处理通道的源子组接收数据；《未公开》** | 未找到直接或间接描述“混洗器电路”从“处理通道的源子组”接收数据的相关内容。对比文件主要描述通过软件指令（如VECTOR_SHUFFLE）在向量寄存器上进行数据混洗。 | **作用比对**：在目标专利中，“混洗器电路”是一个专门的硬件电路，其功能是从全部处理通道中特定的一组（源子组）接收数据，这是实现分段混洗、减少硬件互联的关键。对比文件中的“shuffle”操作是通过处理器执行一条“向量混洗指令”（如PSHUFB）来完成的，该指令操作对象是向量寄存器中的数据，并非由一个独立的“混洗器电路”从物理上划分的处理通道子组接收数据。<br>**公开性判断**：对比文件没有公开一个独立的、被配置为从处理通道的源子组接收数据的“混洗器电路”。本领域技术人员无法从对比文件得出或推断出这样一个具有特定架构和功能的硬件电路。因此，技术特征C既未被直接公开，也未被隐含公开。 |
| **技术特征D：响应于指示所述处理通道中的至少一些将数据输出到所述处理通道中的另一个的指令而将从所述处理通道的所述源子组接收的所述数据重排序；《隐含公开》** | 说明书第[0019]段：”According to one embodiment, first code having a program loop… is received by a code optimizer. In response, the code optimizer is configured to generate second code having vector instructions to perform the same operations of the program loop. In one embodiment, the second code includes, in each iteration of the program loop, a VECTOR_SHUFLE instruction to shuffle elements of the first array…”<br>说明书第[0035]段：”At line 406, four elements are loaded from array A {0, 1, 2, 3} and shuffled according to the shuffle control previously loaded in VMM1. The result will be {0, 2, 3, 0} and stored in VMM2 register. In one embodiment, a packed shuffle instruction is utilized, which can be one of PSHUFB, PSHUFD, PSHUFHW, and PSHUFLW of the SSE/AVX compatible instructions. A packed shuffle instruction is to perform in-place shuffles of various sizes in the destination operand according to the shuffle control mask in the source operand.” | **作用比对**：在目标专利中，混洗器电路响应于混洗指令（指示通道间数据传输），对接收的数据进行重排序。对比文件中，处理器响应于“VECTOR_SHUFFLE instruction”（向量混洗指令），该指令根据源操作数中的混洗控制掩码，对目的操作数中的数据元素进行重排序（洗牌）。虽然指令层面和硬件电路层面有差异，但都实现了“响应于指令进行数据重排序”的核心功能。<br>**公开性判断**：对比文件明确公开了处理器执行“VECTOR_SHUFFLE instruction”来对数据进行重排序（shuffle）。该指令指示了数据元素在向量寄存器内部如何重新排列，这可以理解为一种数据输出到新位置（即向量内不同索引）的指示。因此，对比文件隐含公开了“响应于指令进行数据重排序”这一技术特征。 |
| **技术特征E：以及将经重排序数据分别输出到全部所述处理通道，《隐含公开》** | 说明书第[0035]段（续）：”A packed shuffle instruction is to perform in-place shuffles of various sizes in the destination operand according to the shuffle control mask in the source operand. The instruction permutes the data in the destination operand, leaving the shuffle mask unaffected.”<br>结合SIMD架构背景（第[0018], [0063]段）理解，向量混洗指令的结果存储在向量寄存器（如VMM2）中。在SIMD执行模型中，该寄存器中的数据可被后续的向量指令所使用，而后续指令通常由所有SIMD通道（处理通道）并行执行。 | **作用比对**：在目标专利中，混洗器电路将重排序后的数据输出到所有处理通道，这是广播机制的一部分，但结合后续特征F/G实现选择性存储。对比文件中，向量混洗指令的结果存储在目标向量寄存器中。在SIMD架构下，该寄存器内容对于所有并行执行同一后续指令的处理单元（通道）都是可用的。虽然这不是通过一个专门的“输出”动作完成的，但数据被置于一个所有通道都可访问的共享位置（向量寄存器）。<br>**公开性判断**：对比文件公开了将重排序后的数据存储在向量寄存器中。在SIMD处理器的上下文中，向量寄存器中的数据本质上是准备被多个处理单元（通道）并行使用的。本领域技术人员可以合理推断，存储在向量寄存器中的经重排序数据，在后续执行时，会有效地被所有处理通道所“获取”或“输出到”。因此，该特征被对比文件**隐含公开**。 |
| **技术特征F：其中所述处理通道的目的地子组将所述经重排序数据存储于对应寄存器中，《未公开》** | 未找到描述仅由处理通道的一个“目的地子组”来存储混洗后数据的相关内容。对比文件中的存储指令（如VECTOR_MASKSTORE）是将整个向量寄存器中的数据有条件地存储到内存数组中，而非在不同处理通道的本地寄存器之间进行选择性存储。 | **作用比对**：在目标专利中，“目的地子组”存储数据是其分段混洗和选择性写入机制的核心，用于确保只有正确的通道接收并保存数据，避免错误覆盖。对比文件中的向量掩码存储（VECTOR_MASKSTORE）是将向量数据存储到内存，其掩码控制的是向量内哪些元素被存储，而不是控制哪些处理通道的寄存器可以接收数据。两者解决的问题和实现机制不同。<br>**公开性判断**：对比文件完全没有提及根据“目的地子组”的概念，将数据选择性地存储到不同处理通道的对应寄存器中这一机制。本领域技术人员无法从对比文件公开的内容中推理出该特征。因此，技术特征F未被公开。 |
| **技术特征G：且其中除所述处理通道的所述目的地子组外的所述处理通道丢弃所述接收的经重排序数据。《未公开》** | 未找到描述部分处理通道“丢弃”所接收数据的任何相关内容。 | **作用比对**：在目标专利中，“丢弃”机制与特征F相辅相成，是实现在广播数据后仅让目标通道有效保存数据的关键，避免了全互联架构。对比文件没有类似机制，其向量操作的结果对所有通道在逻辑上都是有效的（存储在向量寄存器中）。<br>**公开性判断**：对比文件完全没有提及任何关于处理通道“丢弃”数据的操作或配置。该特征是目标专利方案的重要组成部分，在对比文件中毫无踪迹。因此，技术特征G未被公开。 |
| **技术特征H：控制器电路，其经配置以允许所述处理通道的所述目的地子组的所述对应寄存器存储所述经重排序数据。《未公开》** | 对比文件提到了“code optimizer”（代码优化器，软件）生成控制存储的指令（第[0019], [0022]段），但未提及一个专门的“控制器电路”来硬件控制处理通道寄存器的存储使能。 | **作用比对**：在目标专利中，控制器电路是一个硬件控制单元，动态地允许特定子组的处理通道寄存器存储数据，是实现选择性存储的执行部件。对比文件中的控制逻辑存在于编译器生成的指令序列中，由处理器解码执行，并非一个独立配置的、用于控制处理通道寄存器存储权限的硬件控制器电路。<br>**公开性判断**：对比文件没有公开一个具有所述功能的“控制器电路”。其存储控制是通过软件指令（如MASKMOVDQU）实现的，该指令由处理器的通用控制逻辑解码执行，而非一个专门用于实现目标专利所述选择性存储机制的控制器。因此，技术特征H未被公开。 |
| **技术特征I：其中所述处理通道分组为多个排组…所述控制器电路经配置以基于偏移确定…排组标识以及…通道标识，且…基于所述所确定排组标识和通道标识而允许…存储所述经重排序数据。《未公开》** | 未找到任何关于将处理通道分组为“排组”（bank），以及基于偏移计算排组ID和通道ID来控制存储的相关内容。 | **作用比对**：该特征描述了目标专利实现分段混洗的具体控制算法：通过偏移计算出当前迭代中哪些排组和哪些通道是有效的目的地，并允许其存储。这是其窄宽混洗器实现高效混洗的核心控制逻辑。对比文件的混洗操作是基于混洗表在向量寄存器内完成的，不涉及将物理处理通道分组并按此分组进行迭代和控制存储的机制。<br>**公开性判断**：对比文件完全没有提及“排组”、“排组标识”、“通道标识”以及基于偏移计算这些标识来控制存储的概念。该特征是目标专利特有的技术手段。因此，技术特征I未被公开。 |
| **技术特征J：其中所述处理通道分组为多个排组…其中为了从所述源子组接收数据，所述混洗器电路经配置以从仅一个排组接收数据，且其中为了输出所述经重排序数据，所述混洗器电路输出的所述经重排序数据输出到所述排组中的每一个。《未公开》** | 未找到任何关于“混洗器电路”从“仅一个排组”接收数据，并将其输出广播到“所有排组”的硬件架构描述。 | **作用比对**：该特征限定了混洗器电路的具体数据通路：输入来自一个排组（源子组），输出广播到所有排组。这是其硬件互联简化的关键设计。对比文件中的向量混洗指令操作于向量寄存器，不涉及这种物理排组间的数据路由和广播架构。<br>**公开性判断**：对比文件没有公开这样一种具有特定输入输出连接关系的硬件“混洗器电路”。本领域技术人员无法从对比文件得出或推断出该硬件连接架构。因此，技术特征J未被公开。 |
| **技术特征K：其中所述混洗器电路经配置以基于由所述指令界定的偏移将所述数据重排序。《隐含公开》** | 说明书第[0035]段：”A packed shuffle instruction is to perform in-place shuffles of various sizes in the destination operand according to the shuffle control mask in the source operand.”<br>说明书第[0019]段：”… a VECTOR_SHUFLE instruction to shuffle elements of the first array using a shuffle table based on values or conditions of the corresponding elements of the third array…”<br>虽然混洗的具体模式由“shuffle table”或“shuffle control mask”决定，但该表或掩码的内容本质上定义了数据元素的重排列顺序，可以理解为一种广义的、由指令参数（通过查表间接）界定的“偏移”或重排序规则。 | **作用比对**：在目标专利中，混洗器电路根据指令中的偏移值（一个数字）来计算如何移位数据。对比文件中，向量混洗指令根据一个“混洗控制掩码”（shuffle control mask）来重排数据，该掩码可能来自一个根据条件预先定义的“混洗表”（shuffle table）。两者都是根据指令提供的参数（偏移值或混洗控制掩码）来决定重排序的方式。<br>**公开性判断**：对比文件明确公开了向量混洗指令根据“shuffle control mask”（混洗控制掩码）对数据进行重排序。该掩码是指令执行时使用的参数，其作用等同于定义了数据元素移动的“偏移”规则。因此，技术特征K（基于指令界定的参数重排序）被对比文件**隐含公开**。 |
| **技术特征L：其中所述混洗器电路经配置以：从所述处理通道的连续源子组接收数据；响应于…指令而将从…所述连续源子组接收的所述数据重排序；以及将所述经重排序数据输出到所述处理通道，其中所述处理通道的连续目的地子组将所述经重排序数据存储于对应寄存器中。《未公开》** | 对比文件描述了在循环中连续处理数组的不同片段（例如每次加载4个元素，第[0032], [0046]段），但这是一种软件循环迭代，用于处理不同的输入数据块，而不是一个硬件混洗器电路迭代地从不同的、固定的处理通道子组（排组）接收数据，并为不同的、固定的目的地通道子组输出数据。 | **作用比对**：该特征描述了混洗器电路进行分段混洗的完整迭代过程：依次处理连续的源子组，每次迭代产生的结果由对应的连续目的地子组存储。这是实现全通道混洗的步骤化方法。对比文件中的循环是处理不同的数据元素，每次迭代的源和目的地是内存中的不同数组位置，而非处理通道的不同固定子集。其“连续”是数据索引的连续，而非处理通道硬件分组的连续。<br>**公开性判断**：对比文件没有公开混洗器电路以所述方式针对“处理通道的连续源子组”和“处理通道的连续目的地子组”进行迭代操作的机制。两者在操作对象和目的上存在根本区别。因此，技术特征L未被公开。 |
| **技术特征M：其中所述处理通道分组为多个排组…所述装置进一步包括：多路复用器，其耦合到所述排组中的每一个和所述混洗器电路的输入接口；控制器电路，其经配置以经由所述多路复用器将…排组选择性耦合到所述混洗器电路；以及多路分用器，其耦合到所述排组中的每一个和所述混洗器的输出接口，其中所述多路分用器经配置以将所述经重排序数据广播到所述排组。《未公开》** | 未找到关于“多路复用器（MUX）”、“多路分用器（DEMUX）”、“输入接口”、“输出接口”以及它们与“排组”和“混洗器电路”之间的具体连接关系的任何描述。 | **作用比对**：该特征描述了实现特征J所述数据通路的具体硬件组成：MUX选择输入排组，DEMUX广播输出到所有排组。这是目标专利硬件实施方案的关键细节。对比文件完全在指令集架构层面描述操作，不涉及实现这些操作的底层具体硬件互连结构，如MUX和DEMUX。<br>**公开性判断**：对比文件完全没有公开这些具体的硬件电路组件（MUX, DEMUX）及其连接关系。本领域技术人员无法从对比文件得出这样一个具体的硬件系统架构。因此，技术特征M未被公开。 |
| **技术特征N：其中为了接收数据，所述混洗器电路经配置以接收用于处理通道的所述源子组的每一处理通道的完整标量或向量值，其中为了将所述数据重排序，所述混洗器电路经配置以将从处理通道的所述源子组的每一处理通道接收的所述完整标量或向量值重排序，且其中为了输出所述经重排序数据，所述混洗器电路经配置以将所述经重排序数据的所述完整标量或向量值输出到所述处理通道。《直接公开》** | 说明书第[0035]段：”At line 406, four elements are loaded from array A {0, 1, 2, 3} and shuffled according to the shuffle control previously loaded in VMM1. The result will be {0, 2, 3, 0} and stored in VMM2 register.”<br>说明书第[0035]段对“packed shuffle instruction”的描述表明其操作对象是向量寄存器中的完整数据元素。 | **作用比对**：在目标专利中，混洗器电路处理的是每个通道的完整数据值（如32位标量），而非数据的子部分。对比文件中的向量混洗指令（如PSHUFB）同样操作于向量寄存器中的完整数据元素（如字节、字、双字）。例如，第[0035]段将数组A的四个完整元素（0,1,2,3）加载后进行混洗，得到包含四个完整元素（0,2,3,0）的结果。<br>**公开性判断**：对比文件明确且直接地公开了向量混洗指令对完整的向量数据元素进行加载、重排序和存储。本领域技术人员能够毫无疑义地确定，该指令处理的是“完整标量或向量值”。因此，技术特征N被对比文件**直接公开**。 |
| **技术特征O：其进一步包括图形处理单元GPU，其中所述GPU包括所述多个处理通道。《隐含公开》** | 说明书第[0065]段：”MCH 910 may also include a graphics interface that communicates with graphics device 912. … graphics accelerator 912 may be integrated within MCH 910 or processor 901.” | **作用比对**：目标专利的装置具体可以包括GPU，且GPU包含所述SIMD处理通道。对比文件提到了“graphics device 912”或“graphics accelerator”，这些是图形处理单元（GPU）的具体表现形式。现代GPU普遍采用SIMD架构，包含大量处理核心（通道）。<br>**公开性判断**：对比文件公开了系统可以包含图形设备/加速器（GPU）。结合本领域公知常识，GPU是典型的采用SIMD/向量架构的处理器，内部包含多个处理通道。因此，本领域技术人员可以合理推断，对比文件所描述的系统可以包含一个具有多个SIMD处理通道的GPU。技术特征O被**隐含公开**。 |
| **技术特征P：其中所述装置包括以下各项中的一者：集成电路；微处理器；或无线通信装置。《隐含公开》** | 说明书第[0058]段：”System 900 may represent any of the systems described above. For example, system 900 may represent a desktop, a laptop, a tablet, a server, a mobile phone (e.g., Smartphone), a media player, a personal digital assistant (PDA), a personal communicator, a gaming device, a network router or hub, a wireless access point or repeater, a set-top box, or a combination thereof.”<br>说明书第[0059]段：”Processor 901 may represent a single processor or multiple processors with a single processor core or multiple processor cores 909 included therein. Processor 901 may represent one or more general-purpose processors such as a microprocessor…”<br>说明书第[0066]段：”In some embodiments, MCH 910 may be integrated with processor 901. In such a configuration, chipset 902 operates as an interface chip performing some functions of MCH 910 and ICH 911…” | **作用比对**：该特征限定了装置的具体类型。目标专利的装置可以是这些实体设备。对比文件明确列举了其系统（如系统900）可以是移动电话（wireless communication device），其处理器是微处理器（microprocessor），并且这些组件可以集成在芯片上（集成电路）。<br>**公开性判断**：对比文件直接公开了“mobile phone (e.g., Smartphone)”（无线通信装置）、“microprocessor”（微处理器），以及通过集成形成的芯片（集成电路）。因此，技术特征P被对比文件**隐含公开**。 |
<<<N>>><<<a>>><<<b>>><<<d>>><<<e>>><<<k>>><<<o>>><<<p>>>