对比文件名称：发明授权_US08914613B2 Vector shuffle instructions operating on multiple lanes each having a plurality of data elements using a same set of per-lane control bits
目标专利名称：在SIMD架构中用于通道混洗的混洗器电路
本次调用的模型名称：GPT-4
以下是根据目标专利权利要求划分的技术特征与对比文件US08914613B2的比对表格：
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：一种用于处理数据的装置，<br>**《直接公开》** | [0001] The invention relates to computer systems...<br>[0017] FIG. 1 illustrates one of many embodiments of a computer system 101...<br>译：[0001] 本发明涉及计算机系统...<br>[0017] 图1说明了体现本发明原理的计算机系统101的众多实施例之一... | 对比文件整体描述了一种用于处理数据的计算机系统（装置），这与目标专利权利要求的装置属于相同技术领域。因此，技术特征A被对比文件直接公开。 |
| **技术特征B**：所述装置包括： 多个处理通道，所述处理通道中的每一个包括用以处理所述数据的电路，其中所述处理通道是以单指令多数据SIMD结构配置；<br>**《直接公开》** | [0003] A Single Instruction, Multiple Data (SIMD) architecture improves efficiency...<br>[0014] ...sets of data elements are selected from corresponding portions of each lane of a source operand...<br>译：[0003] 单指令多数据（SIMD）架构提高了...效率。<br>[0014] ...从源操作数的每个通道（lane）的相应部分选择数据元素集... | 对比文件明确公开了SIMD架构（[0003]），并描述了在“每个通道（lane）”内对数据元素进行操作（[0014]）。在本领域中，“lane”即相当于SIMD架构中的“处理通道”，每个通道包含处理数据的电路（如执行单元152、多路复用器等）。因此，技术特征B被对比文件直接公开。 |
| **技术特征C**：以及混洗器电路，其经配置以： 从所述处理通道的源子组接收数据；<br>**《直接公开》** | [0014] ...sets of data elements are selected from corresponding portions of each lane of a source operand...<br>[0029] ...the processor 105, executing the packed data instructions operates on 256-bit packed data operands containing sixteen 16-bit packed data elements...<br>译：[0014] ...从源操作数的每个通道（lane）的相应部分选择数据元素集...<br>[0029] ...处理器105执行打包数据指令，对包含16个16位打包数据元素的256位打包数据操作数进行操作... | 对比文件公开了混洗指令（对应于混洗器电路的功能）从源操作数（source operand）接收数据，而源操作数包含多个通道（lanes）的数据。这相当于从处理通道的源子组（即源操作数所代表的通道集合）接收数据。因此，技术特征C被对比文件直接公开。 |
| **技术特征D**：响应于指示所述处理通道中的至少一些将数据输出到所述处理通道中的另一个的指令而将从所述处理通道的所述源子组接收的所述数据重排序；<br>**《直接公开》** | [0023] ...the packed data instruction set 160 includes the shuffle instruction(s) 164 for performing in-lane vector shuffle operations.<br>[0037] FIG. 5a illustrates the operation 501 of the shuffle instruction 164... Responsive to the decoding of the VSHUFD shuffle instruction 164 a substantially similar set of data elements is selected...<br>译：[0023] ...打包数据指令集160包括用于执行通道内（in-lane）向量混洗操作的混洗指令164。<br>[0037] 图5a说明了混洗指令164的操作501...响应于对VSHUFD混洗指令164的解码，从...选择一组基本相似的数据元素... | 对比文件明确公开了响应于混洗指令（shuffle instruction 164）对从源操作数（即处理通道的源子组）接收的数据进行选择/重排序（如通过多路复用器524-521等）。这直接对应于目标专利中响应于指令进行数据重排序的特征。因此，技术特征D被对比文件直接公开。 |
| **技术特征E**：以及将经重排序数据分别输出到全部所述处理通道，<br>**《隐含公开》** | [0037] ...data elements of the selected set are copied to any of the data fields located in corresponding 128-bit lanes of the destination operand 529...<br>译：[0037] ...所选集合的数据元素被复制到目标操作数529的相应128位通道中的任何数据字段...<br>[0040] ...data elements of the selected set are copied to any of the data fields located in corresponding lower portions of each 128-bit lane of the destination operand 549...<br>译：[0040] ...所选集合的数据元素被复制到目标操作数549的每个128位通道的相应下部中的任何数据字段... | 对比文件公开了将重排序后的数据写入“目标操作数”（destination operand）。目标操作数作为一个整体，其结构同样包含多个通道（lanes），例如图5a中的529、图5b中的549。当数据被写入目标操作数时，逻辑上意味着数据被输出到了构成该目标操作数的所有通道。虽然没有明确使用“分别输出到全部处理通道”的表述，但将数据写入一个包含所有通道的目标寄存器，是本领域技术人员能够毫无疑义地推导出的必然结果。因此，技术特征E被对比文件隐含公开。 |
| **技术特征F**：其中所述处理通道的目的地子组将所述经重排序数据存储于对应寄存器中，<br>**《未公开》** | 无直接对应原文。对比文件描述了将数据写入“目标操作数”（destination operand），该操作数是一个整体寄存器或存储位置，覆盖所有通道。 | 在对比文件中，混洗操作的结果是写入一个完整的目标操作数（寄存器），该操作数包含了所有通道（lanes）的数据字段。目标专利中的“目的地子组”特指全部处理通道中的一个子集，该子集将数据存储到其对应寄存器，而其他子集则不存储。对比文件没有公开这种“仅子组存储”的选择性写入机制，其写入操作是针对整个目标操作数的所有数据字段。因此，技术特征F既未被直接公开，也未被隐含公开。 |
| **技术特征G**：且其中除所述处理通道的所述目的地子组外的所述处理通道丢弃所述接收的经重排序数据。<br>**《未公开》** | 无直接对应原文。对比文件未提及任何通道“丢弃”数据。 | 目标专利中“丢弃”数据是关键特征，意味着非目的地子组的通道不实际存储接收到的重排序数据。对比文件完全没有描述或暗示任何类似“丢弃”的行为。在对比文件的方案中，所有目标操作数通道的对应数据字段都会被写入（或保留原值，如图5b/c中未参与混洗的部分被直接复制）。这与目标专利的“选择性存储与丢弃”机制有本质区别。因此，技术特征G未被公开。 |
| **技术特征H**：控制器电路，其经配置以允许所述处理通道的所述目的地子组的所述对应寄存器存储所述经重排序数据。<br>**《未公开》** | 对比文件提到了“decode unit 150”和“execution unit 152”，它们协同工作以执行指令，但未描述一个专门用于“允许”特定子组寄存器存储数据的控制器电路。 | 技术特征H是技术特征F和G所述选择性存储机制的控制实现部分。由于对比文件未公开“目的地子组存储”和“其他丢弃”的核心机制（F和G），因此必然也没有公开用于实现该选择性存储的特定“控制器电路”。对比文件中的解码和执行单元负责执行混洗指令，但其操作对象是整个源和目标操作数，而非有选择地启用部分通道的寄存器。因此，技术特征H未被公开。 |
| **技术特征I**：其中所述处理通道分组为多个排组，所述多个排组中的每一排组包括所述多个处理通道中的一或多个处理通道，所述控制器电路经配置以基于偏移确定所述多个排组中的一个的排组标识以及具有所确定排组标识的所述排组中的一个内的处理通道的通道标识，且所述控制器电路经配置以基于所述所确定排组标识和通道标识而允许所述处理通道的所述目的地子组的所述对应寄存器存储所述经重排序数据。<br>**《未公开》** | 无直接对应原文。对比文件未将通道分组为“排组”（bank），也未描述基于“偏移”计算“排组标识”和“通道标识”以控制选择性存储的逻辑。 | 技术特征I是目标专利实现分段混洗和选择性存储的具体控制逻辑。对比文件虽然使用了“通道”（lane）的概念，但并未进一步将其分组为“排组”。更重要的是，对比文件的控制基于“每通道控制位”（per-lane control bits）来选择源数据元素并写入目标位置，而不是基于一个统一的“偏移”值来计算哪些通道（或排组）应该被激活以存储数据。对比文件缺乏“排组”、“基于偏移的标识确定”以及“据此允许子组存储”的全部要素。因此，技术特征I未被公开。 |
| **技术特征J**：其中所述处理通道分组为多个排组，所述多个排组中的每一排组包括所述多个处理通道中的一或多个处理通道，其中为了从所述源子组接收数据，所述混洗器电路经配置以从仅一个排组接收数据，且其中为了输出所述经重排序数据，所述混洗器电路输出的所述经重排序数据输出到所述排组中的每一个。<br>**《未公开》** | 无直接对应原文。对比文件未描述将通道分组为“排组”，也没有“每次仅从一个排组接收数据”或“将输出广播到所有排组”的操作模式。 | 技术特征J描述了目标专利中“分段混洗”的硬件互连结构：通道分排组，混洗器电路窄宽度（一次只接一排组输入），但输出广播到所有排组。对比文件中的混洗操作是在执行单元（152）内通过多路复用器网络对完整的源操作数（包含所有通道的数据）进行一次性重排，然后写入完整的目标操作数。没有证据表明其存在“排组”划分、窄宽度输入接口或广播输出网络。这是两种不同的硬件架构。因此，技术特征J未被公开。 |
| **技术特征K**：其中所述混洗器电路经配置以基于由所述指令界定的偏移将所述数据重排序。<br>**《未公开》** | 对比文件使用“每通道控制位”（per-lane control bits，如imm8）来控制数据选择，例如[0037]中“according to the field of per-lane control bits 7-0”。 | 目标专利中的“偏移”（offset）是一个数值，用于统一计算数据在通道间移动的距离（例如，向左移动N个通道），混洗器电路基于此偏移进行规律性的移位重排序。对比文件使用的是“每通道控制位”，这些控制位独立地指定每个目标位置应从哪个源位置获取数据，并非一个统一的“偏移”值。两者的重排序控制机制不同。因此，技术特征K未被公开。 |
| **技术特征L**：其中所述混洗器电路经配置以：从所述处理通道的连续源子组接收数据；响应于指示所述处理通道中的每一个将数据输出到所述处理通道中的另一个的所述指令而将从所述处理通道的所述连续源子组接收的所述数据重排序；以及将所述经重排序数据输出到所述处理通道，其中所述处理通道的连续目的地子组将所述经重排序数据存储于对应寄存器中。<br>**《未公开》** | 无直接对应原文。对比文件描述的混洗操作是单次指令执行完成对所有数据元素的重排和写入。 | 技术特征L描述了目标专利的核心“分段混洗”流程：通过多次迭代（对应连续源/目的地子组）完成一次全局混洗操作。对比文件公开的混洗指令执行是原子性的，一次执行即处理整个操作数（所有通道），不存在“连续源子组”、“连续目的地子组”以及多次迭代的概念。这是实现方式上的根本区别。因此，技术特征L未被公开。 |
| **技术特征M**：其中所述处理通道分组为多个排组，所述多个排组中的每一排组包括所述多个处理通道中的一或多个处理通道，所述装置进一步包括：多路复用器，其耦合到所述排组中的每一个和所述混洗器电路的输入接口；控制器电路，其经配置以经由所述多路复用器将所述多个排组中包含所述处理通道的所述源子组的排组选择性耦合到所述混洗器电路；以及多路分用器，其耦合到所述排组中的每一个和所述混洗器的输出接口，其中所述多路分用器经配置以将所述经重排序数据广播到所述排组。<br>**《未公开》** | 无直接对应原文。对比文件的图5a-5c、6a-6b展示了执行单元内的多路复用器网络，但该网络直接连接源和目标操作数的数据路径，并未描绘出如目标专利图2所示的、位于混洗器电路14前端和后端的、用于连接多个排组的MUX 48和DEMUX 54结构。 | 技术特征M是技术特征J所述架构的具体电路实现。对比文件没有公开将处理通道分组为“排组”，因此也不存在连接排组与混洗器电路的“多路复用器”和“多路分用器”结构。对比文件中的多路复用器（如524-521）是混洗功能本身的一部分，用于数据选择，而非用于在多个排组间进行路由选择。因此，技术特征M未被公开。 |
| **技术特征N**：其中为了接收数据，所述混洗器电路经配置以接收用于处理通道的所述源子组的每一处理通道的完整标量或向量值，其中为了将所述数据重排序，所述混洗器电路经配置以将从处理通道的所述源子组的每一处理通道接收的所述完整标量或向量值重排序，且其中为了输出所述经重排序数据，所述混洗器电路经配置以将所述经重排序数据的所述完整标量或向量值输出到所述处理通道。<br>**《直接公开》** | [0029] ...the processor 105, executing the packed data instructions operates on 256-bit packed data operands containing sixteen 16-bit packed data elements called “words,”...<br>[0037] ...data elements of the selected set are copied to any of the data fields...<br>译：[0029] ...处理器105执行打包数据指令，对包含16个16位打包数据元素（称为“字”）的256位打包数据操作数进行操作...<br>[0037] ...所选集合的数据元素被复制到任何数据字段... | 对比文件公开的混洗指令操作于“打包数据元素”（packed data elements），例如16位字、32位双字等。这些数据元素就是每个通道处理的完整数据值（标量或向量）。混洗操作正是对这些完整的数据值进行选择和复制（重排序）。因此，技术特征N被对比文件直接公开。 |
| **技术特征O**：其进一步包括图形处理单元GPU，其中所述GPU包括所述多个处理通道。<br>**《未公开》** | 无直接对应原文。对比文件描述了一个通用计算机系统（图1），其处理器105可以是任何类型的CPU（如CISC、RISC等），并未特别指出或限定为图形处理单元（GPU）。 | 技术特征O将装置具体限定为包括GPU，且处理通道位于GPU内。对比文件没有提及GPU，其处理单元是通用的中央处理器（CPU）105。因此，技术特征O未被公开。 |
| **技术特征P**：其中所述装置包括以下各项中的一者：集成电路；微处理器；或无线通信装置。<br>**《直接公开》** | [0017] FIG. 1 illustrates one of many embodiments of a computer system 101...<br>[0018] The processor 105 represents a central processing unit of any type of architecture... could be implemented on one or more chips.<br>译：[0017] 图1说明了计算机系统101的众多实施例之一...<br>[0018] 处理器105代表任何类型架构的中央处理单元...可以在一个或多个芯片上实现。 | 对比文件明确公开了包含处理器（微处理器）的计算机系统，而处理器通常以集成电路形式实现。因此，“集成电路”和“微处理器”已被直接公开。虽然“无线通信装置”未被明确示例，但计算机系统是上位概念，可以涵盖其下的各种具体设备类型，但根据直接公开的判断原则，仅认定已明确公开的内容。因此，技术特征P中“集成电路”和“微处理器”的部分被直接公开。 |
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