对比文件名称：发明授权_US08769453B2 Method, system, and computer program product for preparing multiple layers of semiconductor substrates for electronic designs
目标专利名称：具有用于3D集成电路的折叠块及复制引脚的知识产权块设计
模型名称：本次调用模型未提供名称
### 特征比对表格 ###
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：《隐含公开》<br>将具有一或多个电路组件的二维2D块折叠成具有多个层的三维3D块，其中所折叠的2D块中的所述一或多个电路组件分布在所述3D块中的所述多个层中 | [0012] The basic concept in three-dimensional integration of multiple levels of Silicon ICs is to divide an integrated circuit into multiple blocks, to place each of these blocks on a silicon layer or die, and then stack some of the blocks or dies on top of the others with inter-level dielectric layers in between the levels... <br>译：三维多级硅集成电路集成的基本概念是将集成电路分成多个块，将每个块放在硅层或管芯上，然后用层间介电层将其中一些块或管芯堆叠在其他块的顶部。 | 目标专利的“块折叠”特指将现有2D IP块分割并重新实施到多个层，形成3D块。对比文件[0012]公开了3D集成电路的基本概念，包括将电路“分成多个块”，并将这些块“放在硅层或管芯上”然后“堆叠”。这隐含了从一个电路（可视为2D块）出发，通过分割和分层放置，形成多层（3D）结构的技术构思。本领域技术人员可以理解，将电路分成块并放置在不同层上，本质上就是将原电路组件分布在多个层中。虽然对比文件没有明确使用“折叠”一词，也没有详细描述从现有2D块开始的“重新实施”过程，但其描述的3D集成方法（分割电路块并分层放置）在宽松的隐含公开判断标准下，可以被合理推断为实现了将电路组件分布到多个层的技术方案。因此，该特征被**隐含公开**。 |
| **技术特征B**：《未公开》<br>确定跨越所述3D块中的所述多个层可用的共享空间 | 对比文件未公开相关内容。 | 目标专利说明书（结合图7A-7C描述）强调，在折叠后的3D块内部，存在某些“共享空间”，这些空间是跨越多个层可用的，用于放置TSV着陆垫或I/O引脚。对比文件通篇关注于半导体衬底层的制备、平坦化、通孔放置和设计验证，其技术焦点是确保层间介电层和衬底表面的质量以满足后续制造要求。对比文件没有提及在已经构建好的3D电路块内部，识别或确定用于引脚复用的“共享空间”这一概念或步骤。因此，该特征**既未被直接公开，也未被隐含公开**。 |
| **技术特征C**：《未公开》<br>将一或多个输入/输出I/O引脚位置放置在所述共享空间中 | 对比文件未公开相关内容。 | 如特征B所述，对比文件没有公开“共享空间”的概念。因此，将I/O引脚放置在这种特定空间中的技术特征在对比文件中没有依据。对比文件中提到的“vias or interconnections”（例如[0016], [0027], [0064]）是用于垂直连接不同层电路的导通孔，其放置位置是基于电路连接需求和设计规则分析确定的（如[0064]所述），并非目标专利中特指的、在3D块内部跨越多层的、用于引脚复用的“共享空间”。因此，该特征**既未被直接公开，也未被隐含公开**。 |
| **技术特征D**：《未公开》<br>跨越所述3D块中的所述多个层复制所述一或多个I/O引脚位置 | 对比文件未公开相关内容。 | 目标专利的核心创新点之一是在3D块的多个层上“复制”相同的I/O引脚位置，使得同一逻辑引脚在物理上出现在多个层上，以便不同层的其他块都能就近连接。对比文件虽然涉及多层电路和通孔连接，但从未描述或暗示“复制”I/O引脚位置这一概念。其通孔（vias）的作用是建立垂直电气连接，而不是在同一逻辑节点于不同层创建重复的物理接触点（即引脚）。因此，该特征**既未被直接公开，也未被隐含公开**。 |
| **技术特征E**：《未公开》<br>使用放置于所述3D块内部的一或多个块内硅穿孔TSV连接所复制的I/O引脚位置，其中所复制的I/O引脚位置中的一者处的第一I/O引脚耦合至同一层中的两个或更多个电路组件。 | [0016] ...the method further determines the location and sizes of vias or interconnects which electrically connect the first and the second film stacks. <br>译：……该方法进一步确定电连接第一膜堆叠和第二膜堆叠的通孔或互连的位置和尺寸。<br>[0064] ...the method or the system of some embodiments of the present invention first preliminarily determines the locations or sizes of vias or interconnections based upon the above identified models... <br>译：……本发明一些实施例的方法或系统首先基于上述识别的模型初步确定通孔或互连的位置或尺寸…… | 目标专利明确使用“块内TSV”来连接位于不同层上的“复制引脚”，并且一个复制引脚可以连接到同一层的多个电路组件（如图7B所示）。对比文件确实公开了使用“vias”（通孔）来连接不同层的膜堆叠（电路），这是3D集成的常规手段。然而，对比文件中的通孔是用于连接不同功能层或膜堆叠的电路，其作用和设置目的与目标专利中专门用于“连接复制的I/O引脚位置”的“块内TSV”有本质区别。目标专利的“块内TSV”是3D IP块内部结构的一部分，用于将复制的引脚在垂直方向上短路，使得它们代表同一个逻辑节点；而对比文件的通孔是用于实现不同电路模块之间的信号互连。此外，对比文件没有公开一个I/O引脚耦合至同一层中两个或更多个电路组件的具体连接关系。因此，该特征**既未被直接公开，也未被隐含公开**。 |
| **技术特征F**：《未公开》<br>根据与所述集成电路中的一或多个其它块相关联的层位置将所述一或多个其它块连接到所复制的I/O引脚位置中的一者。 | 对比文件未公开相关内容。 | 目标专利描述了根据其他块所在的层，选择连接到3D块上对应层的复制引脚，从而优化连接。对比文件虽然描述了堆叠多个块/管芯（[0012]）以及通过通孔连接它们（[0016]），但并未公开存在“复制的I/O引脚位置”这一前提，更没有公开基于其他块的层位置来选择连接特定复制引脚的技术方案。连接行为在对比文件中是直接的电路互连，而非目标专利中基于引脚复制和层位选择的优化连接。因此，该特征**既未被直接公开，也未被隐含公开**。 |
| **技术特征G**：《隐含公开》<br>执行3D布图规划以将所述3D块及所述一或多个其它块封装成与所述集成电路相关联的全芯片设计。 | [0012] ...to divide an integrated circuit into multiple blocks, to place each of these blocks on a silicon layer or die, and then stack some of the blocks or dies on top of the others... <br>译：……将集成电路分成多个块，将每个块放在硅层或管芯上，然后将其中一些块或管芯堆叠在其他块的顶部…… | 目标专利的“3D布图规划”是指将多个2D和3D块在三维空间中进行布局和封装，形成完整的芯片设计。对比文件[0012]描述的三维集成基本概念包含了将电路分成块、将这些块放置（place）在不同层上、并进行堆叠（stack）。这实质上就是3D布图规划的核心内容。虽然对比文件没有使用“布图规划（floorplanning）”这一具体EDA术语，但本领域技术人员可以毫无疑义地理解，实现所述的多层堆叠必然涉及到块在三维空间中的布局规划。因此，该特征被**隐含公开**。 |
| **技术特征H**：《未公开》<br>其中确定所述一或多个I/O引脚位置包括：选择所述一或多个I/O引脚位置以跨越所述3D块中的所述多个层复制，从而最小化所述全芯片设计中的总线长及占用面积。 | 对比文件未公开相关内容。 | 目标专利明确将“最小化总线长及占用面积”作为选择引脚位置进行复制的优化目标。对比文件在确定通孔位置时（如[0064]），可能考虑布线长度或热要求（“reduction or minimization of wire length or thermal requirements”），但这针对的是通用互连通孔，而非特指的“I/O引脚位置复制”。更重要的是，对比文件完全没有公开“引脚复制”这一行为，因此更谈不上为了优化全芯片总线长和面积而选择哪些引脚进行复制。该优化目标与特定的“复制”手段紧密结合，在对比文件中找不到对应基础。因此，该特征**既未被直接公开，也未被隐含公开**。 |
| **技术特征I**：《未公开》<br>其中所述一或多个块内TSV提供所复制的I/O引脚位置之间的垂直连接。 | [0016] ...the method further determines the location and sizes of vias or interconnects which electrically connect the first and the second film stacks. <br>译：……该方法进一步确定电连接第一膜堆叠和第二膜堆叠的通孔或互连的位置和尺寸。 | 如特征E所述，对比文件公开了通孔提供垂直连接，但其连接对象是“第一和第二膜堆叠”（即不同层的功能电路），而非目标专利中特指的“复制的I/O引脚位置之间”。目标专利的“块内TSV”作用是将代表同一逻辑节点的、位于不同层的物理引脚短路，这是为了实现引脚复用的目的。对比文件通孔的作用是信号互连，目的不同。因此，尽管都涉及垂直连接，但技术方案所解决的具体问题和所起的作用不同。该特征**未被直接公开**。在隐含公开判断下，由于缺少“复制引脚”这一必要前提，也无法合理推断出该特征。 |
| **技术特征J**：《隐含公开》<br>其中所述2D块及所述3D块包括知识产权IP块。 | [0070] ...IP core owners may wish to grant only the right to use without disclosing further details of such IP cores to the licensees or users. <br>译：……IP核心所有者可能只希望授予使用权，而不向被许可方或用户披露此类IP核心的进一步细节。 | 目标专利的改进对象明确是知识产权（IP）块。对比文件[0070]提到了“IP core owners”（IP核心所有者），这表明对比文件所涉及的技术领域同样存在IP块（IP核）的概念。虽然对比文件的主要描述围绕一般性的电路块和膜堆叠，但本领域技术人员可以理解，在3D集成电路设计中，这些被划分和堆叠的“块”完全可以是可复用的IP块。结合上下文，对比文件隐含了其方法可应用于包含IP块的设计中。因此，该特征被**隐含公开**。 |
| **技术特征K**：《未公开》<br>其中将所述2D块折叠成所述3D块进一步包括：将所述2D块分割成所述多个层 | 对比文件未公开相关内容。 | 目标专利的“分割”是“折叠”过程的具体步骤，指将一个现有的2D块内部的电路划分到多个层。对比文件[0012]提到“divide an integrated circuit into multiple blocks”（将集成电路分成多个块），这是指在系统层面将整个电路划分为不同的功能模块（块），而不是针对一个现有的、完整的2D块内部进行层间分割。两者操作对象和目的不同。因此，该特征**既未被直接公开，也未被隐含公开**。 |
| **技术特征L**：《未公开》<br>及重新实施与所述2D块中的所述一或多个电路组件相关联的布置及路由，以将所折叠的2D块中的所述一或多个电路组件分布在所述3D块中的所述多个层中并且将分布在所述3D块中的所述多个层中的所述一或多个电路组件互连。 | 对比文件未公开相关内容。 | 目标专利的“重新实施布置及路由”是“折叠”技术的核心，指在分割后，在每个层上重新进行元件布局和布线，并可能引入新的层间通孔（如TSV）以实现互连。对比文件专注于半导体衬底和介电层的制备、平坦化以及通孔放置的验证，属于制造和物理设计验证层面。它没有描述或涉及对已有电路的逻辑/物理设计进行重新综合、布局和布线的过程（即“重新实施”）。这是目标专利相对于常规3D集成方法的关键区别点。因此，该特征**既未被直接公开，也未被隐含公开**。 |
| **技术特征M**：《未公开》<br>其进一步包括：根据所重新实施的布置及所重新实施的路由确定跨越所述3D块中的所述多个层可用的共享空间 | 对比文件未公开相关内容。 | 该特征依赖于特征L（重新实施布置及路由）和特征B（确定共享空间）。既然特征L和特征B均未被对比文件公开，那么基于这两者进行的“确定共享空间”的动作在对比文件中也没有依据。因此，该特征**既未被直接公开，也未被隐含公开**。 |
| **技术特征N**：《未公开》<br>及根据跨越所述3D块中的所述多个层可用的所述共享空间放置所复制的I/O引脚位置。 | 对比文件未公开相关内容。 | 该特征依赖于特征B（确定共享空间）和特征C/D（在共享空间中放置/复制引脚）。既然特征B、C、D均未被对比文件公开，那么这一系列动作在对比文件中也没有依据。因此，该特征**既未被直接公开，也未被隐含公开**。 |
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