对比文件名称：2000-09-19_发明授权_US6121795A Low-voltage input_output circuit with high voltage tolerance
目标专利名称：158配置用于栅极过偏置的晶体管和由此而来的电路CN107408946B
本次调用的模型名称：DeepSeek
根据目标专利说明书，其核心在于一种I/O电路，通过使用特定类型的晶体管（GO-TGX晶体管）作为隔离晶体管，并对其施加过偏置的栅极电压（即栅源电压大于漏源电压），实现在低操作电压下提供高电压耐受能力，同时降低电容并维持高性能。关键点在于区分了两类晶体管：上拉和下拉晶体管是支持较低第一最大漏源电压和栅源电压的“第一MOSFET器件”（如核心薄氧化物晶体管）；而第一和第二隔离晶体管是支持相同第一最大漏源电压但支持更高的第二最大栅源电压的“第二MOSFET器件”（即GO-TGX晶体管），并且在操作中，对隔离晶体管的栅极施加高于上拉/下拉晶体管栅源电压的电压，使其在过偏置条件下工作。
对比文件US6121795A公开了一种用于可编程逻辑器件（PLD）的I/O电路，旨在使低电压（如3.3V）PLD能够耐受来自外部高电压（如5V）器件的输入信号而不损坏或泄漏。其核心手段是使用一个具有更厚栅氧化层和更长沟道长度的隔离晶体管（NMOS 370），该晶体管的栅极由一个高于核心电源Vcc的电压VGG驱动，以在输入模式下将施加到内部上拉/下拉晶体管的电压限制在Vcc或以下。
以下是特征比对表格：
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：用于将输入/输出I/O节点上拉到第一电压的上拉晶体管<br>《直接公开》 | 说明书第[0036]段：“The output signal of NAND gate 310 is transmitted on line 315 to the gate of a PMOS pull-up transistor 340 that is connected between Vcc and a first node 345.” 以及图3。 | 对比文件明确公开了PMOS上拉晶体管340，其一端连接至电源电压Vcc（即第一电压），另一端通过节点345和隔离晶体管370最终连接至I/O引脚240(1)（即I/O节点）。其作用是在输出模式下将I/O节点上拉至高电平（Vcc），与目标专利中上拉晶体管的作用相同。因此，本领域技术人员能够毫无疑义地得出该技术特征。 |
| **技术特征B**：用于将所述上拉晶体管耦合到所述I/O节点的第一隔离晶体管<br>《直接公开》 | 说明书第[0036]段：“An NMOS isolation transistor 370 is connected between first node 345 and I/O pin 240(1).” 以及图3。 | 对比文件明确公开了NMOS隔离晶体管370连接在节点345（上拉晶体管340和下拉晶体管350的共同连接点）和I/O引脚240(1)之间。在电路结构中，该隔离晶体管370将上拉晶体管340（通过节点345）耦合到了I/O节点。其作用是在输入模式下隔离高压，在输出模式下传递信号，这与目标专利中隔离晶体管将驱动器与I/O节点耦合/隔离的作用相同。因此，该技术特征被直接公开。 |
| **技术特征C**：用于将所述I/O节点下拉到第二电压的下拉晶体管<br>《直接公开》 | 说明书第[0036]段：“The output signal of NOR gate 330 is transmitted on line 335 to the gate of an NMOS pull-down transistor 350 that is connected between first node 345 and ground.” 以及图3。 | 对比文件明确公开了NMOS下拉晶体管350，其一端连接至节点345，另一端接地（即第二电压）。其作用是在输出模式下将I/O节点（通过节点345和隔离晶体管370）下拉至低电平（地），与目标专利中下拉晶体管的作用相同。因此，本领域技术人员能够毫无疑义地得出该技术特征。 |
| **技术特征D**：以及用于将所述下拉晶体管耦合到所述I/O节点的第二隔离晶体管，<br>《未公开》 | 对比文件图3及说明书对应部分。 | 在对比文件图3所示的第一实施例中，下拉晶体管350与上拉晶体管340共享同一个隔离晶体管370。下拉晶体管350并非通过一个独立的、专用于将其耦合到I/O节点的“第二隔离晶体管”连接到I/O引脚。图4的第二实施例中，下拉晶体管450直接连接至I/O引脚240(2)，并未通过任何隔离晶体管。因此，对比文件没有公开一个独立的、专门用于将下拉晶体管耦合到I/O节点的“第二隔离晶体管”。该特征未被公开。 |
| **技术特征E**：其中所述上拉晶体管和所述下拉晶体管包括支持第一最大漏源电压和第一最大栅源电压的第一金属氧化物半导体晶体管MOSFET器件，<br>《直接公开》 | 说明书第[0036]段描述了上拉晶体管340和下拉晶体管350。背景技术部分第[0025]段指出，在先进的工艺技术中，晶体管尺寸减小，通常使用3.3V或更低的电源（Vcc）。第[0036]段说明这些晶体管在3.3V PLD中工作。 | 对比文件明确教导其发明适用于低电压（如3.3V）PLD与高电压（如5V）器件接口的场景。上拉晶体管340和下拉晶体管350是PLD内部的核心驱动晶体管，设计用于在低电源电压Vcc（例如3.3V）下工作。因此，它们必然支持与Vcc相对应的最大漏源电压和最大栅源电压（即第一最大电压）。本领域技术人员可以毫无疑义地理解，这些晶体管属于支持特定（较低）最大电压的MOSFET器件。该特征被直接公开。 |
| **技术特征F**：并且其中所述第一隔离晶体管和所述第二隔离晶体管包括支持所述第一最大漏源电压和大于所述第一最大栅源电压的第二最大栅源电压的第二MOSFET器件，<br>《直接公开》 | 说明书第[0037]段：“isolation transistor 370 is formed with a thicker gate oxide and longer channel length than that of pull-down transistor 350 and pull-up transistor 340. As such, isolation transistor 370 is able to better withstand input signals of up to 5.5V...” 第[0036]段：“An isolation drive (second) voltage VGG, which is greater than Vcc, is generated by charge pump 250(1)...” | 对比文件明确公开隔离晶体管370具有比上拉/下拉晶体管更厚的栅氧化层和更长的沟道长度，以耐受高达5.5V的输入电压。其栅极由高于Vcc的电压VGG驱动。在电路连接上，隔离晶体管370的源/漏极与上拉/下拉晶体管共享节点345，该节点在正常操作下电压不超过Vcc。因此，隔离晶体管370支持的**最大漏源电压**与上拉/下拉晶体管相同（即承受节点345与I/O引脚之间的压差，但在设计上其耐压更高，实际工作电压受限于内部电路Vcc），而其支持的**最大栅源电压**（由VGG体现，VGG > Vcc）则大于上拉/下拉晶体管的最大栅源电压（Vcc）。这符合目标专利中“第二MOSFET器件”支持相同最大VDS但更高最大VGS的定义。因此，该特征被直接公开。 |
| **技术特征G**：并且其中第二栅源电压被施加于所述第一和第二隔离晶体管的栅极电极处，<br>《直接公开》 | 说明书第[0036]段：“...isolation drive (second) voltage VGG... is transmitted to a gate of isolation transistor 370 via line 255(1).” | 对比文件明确记载了第二电压VGG被施加到隔离晶体管370的栅极。虽然对比文件仅公开了一个隔离晶体管（对应于目标专利的“第一隔离晶体管”），但就“第一隔离晶体管”而言，其栅极明确被施加了VGG（即第二栅源电压）。因此，对于其所公开的隔离晶体管，该技术特征被直接公开。 |
| **技术特征H**：其中所述第二栅源电压被配置在大于所述上拉晶体管和下拉晶体管的第一栅源电压的电压电平处，<br>《直接公开》 | 说明书第[0036]段：“An isolation drive (second) voltage VGG, which is greater than Vcc...” 以及第[0036]段描述上拉晶体管340和下拉晶体管350的栅极分别由NAND门310和NOR门330的输出驱动，这些逻辑门由Vcc供电。 | 对比文件明确说明VGG大于Vcc。而上拉晶体管340和下拉晶体管350的栅极驱动信号来自由Vcc供电的逻辑门，因此其栅源电压（VGS）的幅值电平不会超过Vcc。因此，施加于隔离晶体管370栅极的第二栅源电压VGG的电压电平，被配置为大于施加于上拉和下拉晶体管栅极的第一栅源电压（Vcc电平）。该特征被直接公开。 |
| **技术特征I**：其中所述第一隔离晶体管和所述第二隔离晶体管在相对于所述第一隔离晶体管和所述第二隔离晶体管的源极节点和漏极节点的过偏置情况中操作。<br>《直接公开》 | 说明书第[0038]段：“During operation in both the input and output mode, isolation transistor 370 is driven by VGG such that it will pass a signal... having a voltage level up to an n-channel threshold voltage (Vtn) below the gate voltage VGG. Specifically, because VGG is clamped to one Vtn above Vcc, isolation transistor 370 will pass signals having a voltage level of Vcc or less.” | 对比文件描述了隔离晶体管370始终由VGG驱动（VGG ≈ Vcc + Vtn）。在输出模式或输入模式传递Vcc及以下电平时，其源/漏极电压最高为Vcc。因此，其栅源电压VGS = VGG - V_source/drain ≥ (Vcc+Vtn) - Vcc = Vtn > 0，且通常VGS显著大于其导通所需的阈值电压，并且VGS大于其源漏极之间的电压VDS（当传递信号时，VDS很小）。这构成了栅极电压相对于源/漏极的“过偏置”情况，即栅源电压高于漏源电压的操作状态。本领域技术人员能够从对比文件描述的操作条件中直接得出该晶体管在过偏置下工作。因此，该特征被直接公开。 |
| **技术特征J**：其中，第一漏源操作电压和所述第一栅源电压是相同的。<br>《直接公开》 | 说明书第[0036]段描述了上拉晶体管340连接在Vcc和节点345之间，下拉晶体管350连接在节点345和地之间。它们的栅极由基于Vcc的逻辑门输出驱动。在输出模式下，当晶体管导通时，其VDS和VGS的幅值均约为Vcc（对于PMOS上拉管，VGS ≈ -Vcc；对于NMOS下拉管，VGS ≈ Vcc）。 | 在对比文件描述的电路正常输出操作中，上拉晶体管340和下拉晶体管350由Vcc电源供电。当它们完全导通以输出高电平（Vcc）或低电平（地）时，其漏源电压（VDS）和栅源电压（VGS）的绝对值大小均约为电源电压Vcc（考虑逻辑电平摆幅）。因此，本领域技术人员可以毫无疑义地得出，这些第一MOSFET器件的典型操作电压（第一漏源操作电压和第一栅源电压）在数值上是相同或基本相同的（均为Vcc量级）。该特征被直接公开。 |
| **技术特征K**：其中，第一漏源操作电压和所述第二栅源电压配置成使得所述第二MOSFET器件在三极管工作区域中操作。<br>《未公开》 | 对比文件未明确提及隔离晶体管在三极管（线性）区域操作。说明书第[0038]段描述其操作：“...isolation transistor 370 will pass a signal... having a voltage level up to an n-channel threshold voltage (Vtn) below the gate voltage VGG... Beyond this level, isolation transistor 370 will enter its ‘cut-off’ region...” | 对比文件描述了隔离晶体管370在传递Vcc或以下电平的信号时导通，当I/O引脚电压过高（超过VGG - Vtn）时进入截止区以进行隔离。它强调了截止区的保护作用，但并未讨论或暗示该晶体管被特意配置或偏置在**三极管（线性）工作区域**以实现特定的低阻抗或线性阻抗特性。目标专利明确配置过偏置以使隔离晶体管在三极管区深处操作以实现良好的阻抗线性度，这是一个特定的设计目的和操作状态。对比文件没有公开这一配置目的或操作区域特征。因此，该特征未被公开。 |
| **技术特征L**：其中，所述上拉晶体管包括P型MOSFET器件，而所述下拉晶体管包括N型MOSFET器件。<br>《直接公开》 | 说明书第[0036]段明确指出：“PMOS pull-up transistor 340” 和 “NMOS pull-down transistor 350”。图3中也明确标示。 | 对比文件明确且毫无疑义地公开了上拉晶体管为PMOS（P型MOSFET），下拉晶体管为NMOS（N型MOSFET）。该特征被直接公开。 |
| **技术特征M**：其中，所述第一隔离晶体管和所述第二隔离晶体管中的每一者包括N型MOSFET器件。<br>《直接公开》 | 说明书第[0036]段明确指出：“An NMOS isolation transistor 370”。图3中也明确标示为NMOS。 | 对比文件明确公开了其隔离晶体管370是NMOS（N型MOSFET）器件。虽然其仅公开了一个隔离晶体管（对应于“第一隔离晶体管”），但就该晶体管而言，其类型为N型MOSFET。因此，对于其所公开的“第一隔离晶体管”，该特征被直接公开。 |
| **技术特征N**：进一步包括与所述第二隔离晶体管串联的至少一个电阻器。<br>《未公开》 | 对比文件全文（包括图3、图4及说明书）均未提及在隔离晶体管（370或470）或下拉晶体管路径中串联电阻器。 | 对比文件没有公开任何与隔离晶体管串联的电阻器。该特征未被公开。 |
| **技术特征O**：进一步包括用于选择性地激活所述第一隔离晶体管和所述第二隔离晶体管的逻辑装置。<br>《未公开》 | 说明书第[0036]段：“During operation in both the input and output mode, isolation transistor 370 is driven by VGG...” 以及图3显示VGG始终连接到隔离晶体管370的栅极。 | 在对比文件中，隔离晶体管370的栅极始终连接至固定电压VGG，在输入和输出模式下均处于导通状态（传递Vcc及以下信号），并未被任何逻辑信号“选择性地激活”或关断。其隔离功能是通过其自身的电压传输特性（当I/O电压过高时自动截止）实现的，而非通过逻辑控制其通断。这与目标专利中通过逻辑装置控制隔离晶体管通断以在输入/输出模式间切换的方案不同。因此，该特征未被公开。 |
| **技术特征P**：进一步包括与所述下拉晶体管串联的电阻电路。<br>《未公开》 | 对比文件全文（包括图3、图4及说明书）均未提及在下拉晶体管路径中串联任何电阻或电阻电路。图3中下拉晶体管350直接接地。 | 对比文件没有公开任何与下拉晶体管串联的电阻电路。该特征未被公开。 |
<<<A>>><<<B>>><<<C>>><<<E>>><<<F>>><<<G>>><<<H>>><<<I>>><<<J>>><<<L>>><<<M>>>