本次调用的模型名称：DeepSeek最新版本模型
**对比文件名称**：2006-05-04_发明申请_US20060091907A1 High speed buffered level-up shifters
**目标专利名称**：配置用于栅极过偏置的晶体管和由此而来的电路CN107408946B
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **特征A**：包括：用于将输入/输出I/O节点上拉到第一电压的上拉晶体管<br>**《直接公开》** | 说明书第[0033]段：“The PFET 414 is a pull-up PFET with its gate coupled to an output node 436 of the level-up shifter 402, its source coupled to IOVDD 114, and its drain coupled to an output node 437 of the buffer 403.”；第[0034]段：“The thick gate PFETs 410-411 are a pair of cross-coupled PFETs with their respective gate tied to the other's drain at nodes 436 and 435, and their sources coupled to IOVDD 114.” | 对比文件明确公开了上拉晶体管（例如PFET 414、410、411），其作用是将输出节点（如节点437、435、436）上拉到第一电压（如IOVDD，即I/O电源电压）。这与特征A中“用于将输入/输出I/O节点上拉到第一电压的上拉晶体管”的作用相同。因此，本领域技术人员能够毫无疑义地从对比文件得出该技术特征。 |
| **特征B**：用于将所述上拉晶体管耦合到所述I/O节点的第一隔离晶体管<br>**未被直接公开或隐含公开** | 说明书第[0034]段：“The PFETs 412-413 are cascode PFETs biased by the Pbias voltage coupled to their gates with sources coupled respectively to the drains of PFETs 410-411.”；图4显示了PFET 412、413串联在上拉路径（PFET 410、411）与下拉路径（NFET 422、423）之间。 | 对比文件公开了级联PFET（如412、413），它们串联在上拉晶体管（如PFET 410、411）和差分对NFET（如NFET 422、423）之间。这些级联晶体管的主要作用是提供电压保护（防止过压应力），而非目标专利中专门用于在输入/输出模式间“耦合”或“隔离”上拉晶体管与I/O节点的“隔离晶体管”。目标专利的隔离晶体管具有特定的电压耐受特性（支持栅极过偏置），并受逻辑装置控制以进行选择性激活/停用。对比文件中的级联晶体管始终被偏置导通，其功能和作用与目标专利的隔离晶体管不同。因此，对比文件既未直接公开也未隐含公开特征B。 |
| **特征C**：用于将所述I/O节点下拉到第二电压的下拉晶体管<br>**《直接公开》** | 说明书第[0033]段：“The NFET 424 is a pull-down transistor (referred to as a pull-down NFET) with its source coupled to ground or VSS, its gate coupled to an output node 432 of the level-up shifter 402, and its drain coupled to the output node 433 of the buffer 403.”；第[0034]段：“The NFETs 422-423 form a differential pair with the gate of NFET 422 coupled to Core Data 200 and the gate of NFET 423 coupled to the inverted Core Data 434... The sources of the NFETs 422-423 are coupled to ground or VSS”。 | 对比文件明确公开了下拉晶体管（例如NFET 424、422、423），其作用是将节点（如节点433、431、432）下拉到第二电压（如VSS，即地电压）。这与特征C中“用于将所述I/O节点下拉到第二电压的下拉晶体管”的作用相同。因此，本领域技术人员能够毫无疑义地从对比文件得出该技术特征。 |
| **特征D**：以及用于将所述下拉晶体管耦合到所述I/O节点的第二隔离晶体管，<br>**未被直接公开或隐含公开** | 说明书第[0034]段：“The NFETs 419-420 are cascode NFETs in series with the cascode PFETs and are biased by the Nbias voltage coupled to their gates with their drains respectively coupled to the drains 412-413 of the PFETs 412-413, and their sources respectively coupled to the drains of the NFETs 422-423.”；图4显示了NFET 419、420串联在下拉路径（NFET 422、423）与上拉路径之间。 | 对比文件公开了级联NFET（如419、420），它们串联在下拉晶体管（如NFET 422、423）和级联PFET（如412、413）之间。与特征B的论述类似，这些级联晶体管的主要作用是电压保护，而非目标专利中专门用于“耦合”或“隔离”下拉晶体管与I/O节点的“隔离晶体管”。目标专利的隔离晶体管具有特定的电压耐受特性并受控进行选择性通断。对比文件中的级联晶体管始终被偏置导通，其功能和作用与目标专利的隔离晶体管不同。因此，对比文件既未直接公开也未隐含公开特征D。 |
| **特征E**：其中所述上拉晶体管和所述下拉晶体管包括支持第一最大漏源电压和第一最大栅源电压的第一金属氧化物半导体晶体管MOSFET器件，<br>**《直接公开》** | 说明书第[0022]段：“These transistors are widely used in the core logic 102 so that the circuits can switch at high frequencies. In one embodiment of the invention, the minimum channel lengths are on the order of ninety nanometers for thin gate NFETs and ninety nanometer for thin gate PFETs.”；第[0032]段提及“thin gate PFETs 416-417; thin gate NFETs 422-423”。 | 对比文件明确区分了“薄栅极”晶体管（thin gate）用于核心逻辑，以及“厚栅极”晶体管（thick gate）用于I/O电路。薄栅极晶体管支持较低的电压（如CVDD约1.05V-1.25V，VGS max约1.25V），这对应于目标专利中支持“第一最大漏源电压和第一最大栅源电压”的“第一MOSFET器件”（即核心晶体管）。对比文件中的上拉晶体管（如PFET 416、417）和下拉晶体管（如NFET 422、423）正是这类薄栅极晶体管。因此，特征E被直接公开。 |
| **特征F**：并且其中所述第一隔离晶体管和所述第二隔离晶体管包括支持所述第一最大漏源电压和大于所述第一最大栅源电压的第二最大栅源电压的第二MOSFET器件，<br>**未被直接公开或隐含公开** | 说明书第[0022]段：“The thick gate NFET and PFET can tolerate a higher level of a maximum Vgs to support signaling at levels up to two and one-half volts (2.5 v) and are widely used in the I/O circuitry 104.”；第[0034]段提及“thick gate P-channel field effect transistors (PFETs) 410-413; thick gate N-channel field effect transistors (NFETs) 419-420”。 | 对比文件公开了厚栅极晶体管，它们支持更高的最大Vgs（栅源电压）。然而，目标专利的特征F限定了非常具体的关系：第二MOSFET器件（隔离晶体管）支持“第一最大漏源电压”（与第一MOSFET器件相同）和“大于第一最大栅源电压的第二最大栅源电压”。这意味着隔离晶体管在漏源电压容限上与核心晶体管相同，但栅源电压容限更高。对比文件中的厚栅极晶体管（如用于级联的PFET 412、413和NFET 419、420）设计用于承受更高的I/O电压（如IOVDD 3.3V），其最大漏源电压和最大栅源电压通常都高于核心电压，而非目标专利中描述的漏源电压容限与核心器件相同而仅栅源电压容限更高的特定组合。对比文件未公开这种具有特定不对称电压容限的“第二MOSFET器件”。因此，特征F未被直接公开。基于对比文件内容，本领域技术人员也无法合理推断出这种特定器件结构的存在。 |
| **特征G**：并且其中第二栅源电压被施加于所述第一和第二隔离晶体管的栅极电极处，<br>**未被直接公开或隐含公开** | 说明书第[0034]段：“The PFETs 412-413 are cascode PFETs biased by the Pbias voltage coupled to their gates... The NFETs 419-420 are cascode NFETs ... biased by the Nbias voltage coupled to their gates”。 | 对比文件公开了向级联晶体管的栅极施加偏置电压（Pbias， Nbias）。然而，这些偏置电压（Pbias约0.8V， Nbias约1.5V，见[0047]段）的作用是保证晶体管导通并提供电压保护，并非目标专利中定义的“第二栅源电压”——即大于第一栅源电压、用于实现栅极过偏置以提升驱动电流的电压。目标专利的“第二栅源电压”是施加于隔离晶体管栅极以实现过偏置操作的控制信号电压（如1.8V）。对比文件未公开这样的电压及其施加方式。因此，特征G未被直接公开。对比文件的内容也不支持隐含公开此特征。 |
| **特征H**：其中所述第二栅源电压被配置在大于所述上拉晶体管和下拉晶体管的第一栅源电压的电压电平处，<br>**未被直接公开或隐含公开** | 无相应描述。 | 对比文件未明确描述施加到不同晶体管栅极的电压之间存在“第二栅源电压大于第一栅源电压”的配置关系。如特征G所述，对比文件中的偏置电压（Pbias， Nbias）与核心数据信号电压（CVDD摆幅）之间的关系并非目标专利所定义的这种过偏置关系。因此，特征H未被直接公开。基于对比文件整体内容，也无法合理推断出该特征。 |
| **特征I**：其中所述第一隔离晶体管和所述第二隔离晶体管在相对于所述第一隔离晶体管和所述第二隔离晶体管的源极节点和漏极节点的过偏置情况中操作。<br>**未被直接公开或隐含公开** | 无相应描述。 | 目标专利的特征I定义了隔离晶体管在“过偏置”（Vgs > Vds）情况下操作，这是其实现低电容、高驱动电流的关键。对比文件完全没有描述任何晶体管在“过偏置”情况下操作。其级联晶体管（如PFET 412、413， NFET 419、420）在正常偏置下导通，目的是分摊电压应力，而非利用过偏置来增强性能。因此，特征I未被直接公开。对比文件的内容也完全未涉及或暗示这种操作模式。 |
| **特征J**：其中，第一漏源操作电压和所述第一栅源电压是相同的。<br>**未被直接公开或隐含公开** | 无相应描述。 | 对比文件未明确描述核心晶体管（第一MOSFET器件）的“第一漏源操作电压”和“第一栅源电压”是否相同。虽然核心逻辑使用较低的电源电压CVDD，但并未明确其栅源操作电压与漏源操作电压相等这一具体关系。因此，特征J未被直接公开。 |
| **特征K**：其中，第一漏源操作电压和所述第二栅源电压配置成使得所述第二MOSFET器件在三极管工作区域中操作。<br>**未被直接公开或隐含公开** | 无相应描述。 | 对比文件完全没有描述如何配置电压以使特定晶体管（如级联晶体管）工作在三极管（线性）区域。目标专利的特征K是为了实现输出阻抗的线性度。对比文件中级联晶体管的作用是保护，其工作状态由固定偏置电压决定，并未提及将其配置在三极管区。因此，特征K未被直接公开或隐含公开。 |
| **特征L**：其中，所述上拉晶体管包括P型MOSFET器件，而所述下拉晶体管包括N型MOSFET器件。<br>**《直接公开》** | 说明书第[0034]段：“The thick gate PFETs 410-411 are a pair of cross-coupled PFETs...”； “The NFETs 422-423 form a differential pair...”。图4清楚显示上拉路径使用PFET（如410， 411， 414），下拉路径使用NFET（如422， 423， 424）。 | 对比文件明确公开了上拉晶体管为P型MOSFET（PFET），下拉晶体管为N型MOSFET（NFET）。这与特征L的描述完全一致。因此，本领域技术人员能够毫无疑义地从对比文件得出该技术特征。 |
| **特征M**：其中，所述第一隔离晶体管和所述第二隔离晶体管中的每一者包括N型MOSFET器件。<br>**未被直接公开或隐含公开** | 说明书第[0034]段：“The PFETs 412-413 are cascode PFETs... The NFETs 419-420 are cascode NFETs”。 | 对比文件公开的级联晶体管中，既有P型（PFET 412， 413）也有N型（NFET 419， 420）。目标专利的特征M限定隔离晶体管“每一者”都包括N型MOSFET器件。对比文件并未公开所有用作类似“隔离”功能的晶体管都是N型。因此，特征M未被直接公开。对比文件的内容也不支持所有隔离晶体管必须是N型的推断。 |
| **特征N**：进一步包括与所述第二隔离晶体管串联的至少一个电阻器。<br>**未被直接公开或隐含公开** | 无相应描述。 | 对比文件的电路图中（如图4、5、6）没有显示与级联NFET（对应可能的“第二隔离晶体管”）串联的电阻器。说明书中也未提及此类电阻器。因此，特征N未被直接公开。本领域技术人员从对比文件中也无法合理推断出该特征。 |
| **特征O**：进一步包括用于选择性地激活所述第一隔离晶体管和所述第二隔离晶体管的逻辑装置。<br>**未被直接公开或隐含公开** | 说明书第[0062]-[0066]段描述了“tristate control logic 500”用于控制输出驱动器204进入高阻态。 | 对比文件公开了三态控制逻辑（500），但其功能是根据使能信号控制是否将核心数据传递到电平移位器，从而控制输出驱动器（204）的PFET 425和NFET 426的导通与关断，实现输出焊盘的三态。这与目标专利中用于“选择性地激活”所述第一和第二隔离晶体管（即控制其将上拉/下拉电路与I/O节点耦合或隔离）的“逻辑装置”在功能对象和控制目的上均不相同。目标专利的逻辑装置是针对内部隔离晶体管的开关控制，而对比文件的逻辑装置是针对最终输出级晶体管的开关控制。因此，特征O未被直接公开。功能上的差异也导致无法合理推断出该特征被隐含公开。 |
| **特征P**：进一步包括与所述下拉晶体管串联的电阻电路。<br>**未被直接公开或隐含公开** | 无相应描述。 | 对比文件的电路图中没有显示与下拉晶体管（如NFET 424， 426）串联的电阻电路。说明书中也未提及此类电阻电路。因此，特征P未被直接公开。本领域技术人员从对比文件中也无法合理推断出该特征。 |
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