**对比文件名称**：2010-07-08_发明申请_WO2010077233A1 VOLTAGE LEVEL TRANSLATOR CIRCUIT
**目标专利名称**：158配置用于栅极过偏置的晶体管和由此而来的电路CN107408946B
**模型名称**：DeepSeek-R1
**特征比对表格**
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A：用于将输入/输出I/O节点上拉到第一电压的上拉晶体管《直接公开》** | [p0031] “the pull-up transistor MPIO... a 1.8V, 26-angstrom, thick gate oxide PMOS transistor.” [p0034] “a PMOS pull-up transistor, MPIO... adapted for connection to a first voltage source, which may be an I/O voltage supply, VDD33 (e.g., about 3.3 volts nominal)” | 对比文件公开了上拉晶体管MPIO，其源极连接到电压源VDD33（第一电压），漏极通过过压保护电路连接到I/O焊盘170，用于将焊盘上拉到VDD33电压。这与目标专利中“用于将I/O节点上拉到第一电压的上拉晶体管”的技术特征相同，作用均为在输出模式下提供高电平输出。因此，该特征被对比文件直接公开。 |
| **技术特征B：用于将所述上拉晶体管耦合到所述I/O节点的第一隔离晶体管《未公开》** | 对比文件未公开将上拉晶体管MPIO耦合到I/O焊盘170的“第一隔离晶体管”。图1、2中，上拉晶体管MPIO的漏极通过一个“first (p-type) over-voltage stress protection circuit 150”连接到焊盘。 | 目标专利中的“第一隔离晶体管”（如210）是一个MOSFET器件，其作用是根据控制信号选择性地将上拉晶体管与I/O节点耦合或隔离。对比文件中的“过压应力保护电路150”是一个保护电路，用于钳位电压以防止MPIO承受过压，其并非一个受控导通/关断以耦合或隔离通路的MOSFET开关。两者结构、功能均不相同。本领域技术人员无法从对比文件毫无疑义地得出或合理推断出使用一个MOSFET作为受控隔离晶体管的技术方案。因此，该特征未被公开。 |
| **技术特征C：用于将所述I/O节点下拉到第二电压的下拉晶体管《直接公开》** | [p0031] “the pull-down transistor MNIO... a 1.8V, 26-angstrom, thick gate oxide NMOS transistor.” [p0034] “an NMOS pull-down transistor device, MNIO... adapted for connection to a second voltage source, which may be VSS or ground (e.g., about zero volts nominal)” | 对比文件公开了下拉晶体管MNIO，其源极连接到地VSS（第二电压），漏极通过过压保护电路连接到I/O焊盘170，用于将焊盘下拉到VSS电压。这与目标专利中“用于将I/O节点下拉到第二电压的下拉晶体管”的技术特征相同，作用均为在输出模式下提供低电平输出。因此，该特征被对比文件直接公开。 |
| **技术特征D：用于将所述下拉晶体管耦合到所述I/O节点的第二隔离晶体管《未公开》** | 对比文件未公开将下拉晶体管MNIO耦合到I/O焊盘170的“第二隔离晶体管”。图1、2中，下拉晶体管MNIO的漏极通过一个“second (n-type) over-voltage stress protection circuit 160”连接到焊盘。 | 目标专利中的“第二隔离晶体管”（如212）是一个MOSFET器件，其作用是根据控制信号选择性地将下拉晶体管与I/O节点耦合或隔离。对比文件中的“过压应力保护电路160”是一个保护电路，用于钳位电压以防止MNIO承受过压，其并非一个受控导通/关断以耦合或隔离通路的MOSFET开关。两者结构、功能均不相同。本领域技术人员无法从对比文件毫无疑义地得出或合理推断出使用一个MOSFET作为受控隔离晶体管的技术方案。因此，该特征未被公开。 |
| **技术特征E：其中所述上拉晶体管和所述下拉晶体管包括支持第一最大漏源电压和第一最大栅源电压的第一金属氧化物半导体晶体管MOSFET器件《未公开》** | [p0031] “the pull-up transistor MPIO is, for example, a 1.8V, 26-angstrom, thick gate oxide PMOS transistor... can tolerate about 1.98 volts... The pull-down transistor MNIO is, for example, a 1.8V, 26-angstrom, thick gate oxide NMOS transistor... can tolerate about 1.98 volts” | 目标专利说明书[0042]明确上拉和下拉晶体管是“核心（即，薄氧化物）晶体管”，支持较低的“第一最大栅源电压”和“第一最大漏源电压”（如0.8V, 1.2V）。对比文件明确记载其上拉（MPIO）和下拉（MNIO）晶体管是“厚栅极氧化物”晶体管，支持约1.98V的高电压。两者器件类型（薄氧化物核心晶体管 vs. 厚氧化物I/O晶体管）及其支持的最大电压水平根本不同。因此，对比文件未公开该特征。 |
| **技术特征F：并且其中所述第一隔离晶体管和所述第二隔离晶体管包括支持所述第一最大漏源电压和大于所述第一最大栅源电压的第二最大栅源电压的第二MOSFET器件《未公开》** | 对比文件未公开“第一隔离晶体管”和“第二隔离晶体管”，因此自然未公开其特征。 | 该特征定义了隔离晶体管为一种特殊的MOSFET器件（GO-TGX晶体管），其支持与核心晶体管相同的较低“第一最大漏源电压”，但支持比核心晶体管栅源电压更高的“第二最大栅源电压”。由于对比文件未公开任何作为隔离功能的MOSFET晶体管，更未公开其具有此种特定的电压支持特性，因此该特征未被公开。 |
| **技术特征G：并且其中第二栅源电压被施加于所述第一和第二隔离晶体管的栅极电极处《未公开》** | 对比文件未公开“第一隔离晶体管”和“第二隔离晶体管”，因此自然未公开对其栅极施加特定电压的技术特征。 | 该特征涉及对隔离晶体管栅极的偏置。由于对比文件根本不存在权利要求所定义的隔离晶体管，因此该施加栅极电压的特征无从谈起，未被公开。 |
| **技术特征H：其中所述第二栅源电压被配置在大于所述上拉晶体管和下拉晶体管的第一栅源电压的电压电平处《未公开》** | 对比文件未公开“第二栅源电压”和“第一栅源电压”的配置关系。 | 该特征限定了隔离晶体管栅极电压（第二栅源电压）高于上拉/下拉晶体管栅极电压（第一栅源电压）的特定关系。由于对比文件未公开隔离晶体管及对其栅极的电压配置，也未公开上拉/下拉晶体管是支持较低栅源电压的核心晶体管（特征E未公开），因此该特征未被公开。 |
| **技术特征I：其中所述第一隔离晶体管和所述第二隔离晶体管在相对于所述第一隔离晶体管和所述第二隔离晶体管的源极节点和漏极节点的过偏置情况中操作《未公开》** | 对比文件未公开“第一隔离晶体管”和“第二隔离晶体管”，因此自然未公开其操作模式。 | 该特征限定了隔离晶体管在栅源电压大于漏源电压（Vgs>Vds）的“过偏置”模式下操作。这是目标专利中GO-TGX晶体管的核心操作方式。对比文件未公开任何在此模式下操作的隔离晶体管。因此，该特征未被公开。 |
| **技术特征J：其中，第一漏源操作电压和所述第一栅源电压是相同的《未公开》** | 对比文件未公开目标专利中定义的“第一漏源操作电压”和“第一栅源电压”。 | 该特征限定了上拉/下拉晶体管的漏源电压与栅源电压相同。这基于特征E中上拉/下拉晶体管为支持相同电压的核心晶体管的前提。由于对比文件中的上拉/下拉晶体管是厚氧化物晶体管，其工作电压环境不同，且该具体电压关系未被描述，因此该特征未被公开。 |
| **技术特征K：其中，第一漏源操作电压和所述第二栅源电压配置成使得所述第二MOSFET器件在三极管工作区域中操作《未公开》** | 对比文件未公开“第二MOSFET器件”（即隔离晶体管），因此自然未公开其工作区域。 | 该特征限定了通过电压配置使隔离晶体管工作在三极管区。由于对比文件未公开隔离晶体管，该特征未被公开。 |
| **技术特征L：其中，所述上拉晶体管包括P型MOSFET器件，而所述下拉晶体管包括N型MOSFET器件《直接公开》** | [p0031] “the pull-up transistor MPIO is... a ... PMOS transistor... The pull-down transistor MNIO is... a ... NMOS transistor.” | 对比文件明确公开上拉晶体管MPIO是PMOS器件，下拉晶体管MNIO是NMOS器件。这与目标专利权利要求所述完全一致。因此，该特征被直接公开。 |
| **技术特征M：其中，所述第一隔离晶体管和所述第二隔离晶体管中的每一者包括N型MOSFET器件《未公开》** | 对比文件未公开“第一隔离晶体管”和“第二隔离晶体管”，因此自然未公开其导电类型。 | 该特征限定了隔离晶体管的类型为N型。由于对比文件未公开任何隔离晶体管，该特征未被公开。 |
| **技术特征N：进一步包括与所述第二隔离晶体管串联的至少一个电阻器《未公开》** | 对比文件未公开“第二隔离晶体管”，因此自然未公开与其串联的电阻器。 | 该特征涉及与第二隔离晶体管串联的电阻器。由于对比文件未公开第二隔离晶体管，该附加特征未被公开。 |
| **技术特征O：进一步包括用于选择性地激活所述第一隔离晶体管和所述第二隔离晶体管的逻辑装置《未公开》** | 对比文件未公开“第一隔离晶体管”和“第二隔离晶体管”，因此自然未公开用于激活它们的逻辑装置。对比文件中的控制逻辑（如预驱动器120,140）用于控制上拉/下拉晶体管MPIO和MNIO，而非隔离晶体管。 | 目标专利中的逻辑装置用于控制隔离晶体管的激活/停用，以实现I/O节点在输入/输出模式间的切换。对比文件中不存在隔离晶体管，其控制逻辑的功能对象不同。因此，该特征未被公开。 |
| **技术特征P：进一步包括与所述下拉晶体管串联的电阻电路《未公开》** | 对比文件未公开与下拉晶体管MNIO串联的电阻电路。图1、2中，下拉晶体管MNIO的漏极直接连接到过压保护电路160，中间没有串联电阻电路。 | 目标专利中电阻电路（如图2的214）用于阻抗匹配。对比文件的下拉路径中不存在这样的电阻电路。因此，该特征未被公开。 |
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