对比文件名称：2009-09-17_发明申请_WO2009114288A1 ADDRESS MULTIPLEXING IN PSEUDO-DUAL PORT MEMORY
目标专利名称：163伪双端口存储器CN108027787B
本次调用模型名称：DeepSeek-R1
以下是根据目标专利权利要求划分的技术特征与对比文件进行比对的表格。
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A《直接公开》** <br>包括：多个存储器单元，被配置为在第一模式下在存储器周期中支持读取操作和写入操作以及在第二模式下在所述存储器周期中支持只写操作 | [0017] Although two ports are provided externally, pseudo- dual port memory has only one single port internally. Thus, an address switch is required when both read and write operations are executed during one input clock cycle... <br>[0026] Operation of the multiplexer 104 further accommodates read only and write only memory operation / access during a particular external clock cycle. | 对比文件明确公开了伪双端口（PDP）存储器，其具有单个存储器阵列（即多个存储器单元），并且能够在单个外部时钟周期内执行读取和写入操作（对应于目标专利的“第一模式”），也支持只写操作（对应于目标专利的“第二模式”）。[0017]段说明了在单个输入时钟周期内执行读写操作的需求，[0026]段则明确指出了多路复用器的操作还适应特定外部时钟周期内的“只读”和“只写”存储器操作/访问。因此，对比文件直接公开了技术特征A。 |
| **技术特征B《直接公开》** <br>以及控制电路，被配置为生成用于所述读取操作的读取时钟和用于所述写入操作的写入时钟 | [0021] An external system clock CLK active edge (rising/falling) may be used to trigger initiation of an internal clock signal ICLK through the control unit 103. Also in response to the external system clock CLK active edge, the control unit 103 generates both a read latch signal ACLK and write latch signal BCLK to substantially simultaneously latch respective read and write addresses... A write address switch signal WCLK is maintained in a first (e.g., low) state causing the multiplexer 104 to provide the read address to an address bus... <br>[0030] ...in response to the external system clock signal CLK going high, an internal clock signal ICLK is generated by the control unit 103 and goes high at time T2... Also, in response to the external system clock signal CLK going high, a read latch signal ACLK and write latch signal BCLK go high at time T2, thereby latching and holding input read and write addresses. | 对比文件中的“控制单元（control unit）103”对应于目标专利的“控制电路”。该控制单元生成多个控制信号，包括内部时钟信号ICLK、读锁存信号ACLK、写锁存信号BCLK以及写地址切换信号WCLK。这些信号共同用于控制读取和写入操作的时序。具体而言，ACLK用于锁存读取地址以启动读取操作，BCLK用于锁存写入地址，而WCLK用于在读取操作完成后切换多路复用器以进行写入操作。ICLK则作为内部操作的基本时钟。这些信号的整体功能与目标专利中“生成用于读取操作的读取时钟和用于写入操作的写入时钟”的控制电路作用相同。因此，技术特征B被直接公开。 |
| **技术特征C《隐含公开》** <br>所述读取时钟与所述写入时钟分开 | 基于对比文件全文，特别是[0021], [0030], [0032], [0035], [0039]等段落对ACLK、BCLK、WCLK和ICLK信号的描述，这些信号在时序图中是独立变化的。 | 对比文件没有明确使用“读取时钟”和“写入时钟”这两个术语。然而，它描述了多个独立的控制信号来实现读取和写入操作的控制：读锁存信号ACLK（用于锁存读取地址）、写锁存信号BCLK（用于锁存写入地址）和写地址切换信号WCLK（用于触发地址切换以进行写入）。这些信号在功能上分别对应于控制读取操作和控制写入操作（包括地址锁存与切换）的“时钟”信号。从图2-4的时序图可以看出，ACLK、BCLK和WCLK是分开生成且具有独立时序的信号。本领域技术人员结合对比文件的整体教导，能够毫无疑义地理解，为了实现伪双端口存储器的分时复用操作，用于控制读取和写入流程的时序信号（即广义的“时钟”）必然是分开生成和控制的。因此，技术特征C被隐含公开。 |
| **技术特征D《隐含公开》** <br>其中所述控制电路包括：读取时钟电路，被配置为响应于在所述第一模式下的所述存储器周期的开始而生成所述读取时钟，并且在所述读取操作完成时重置所述读取时钟 | [0030] ...in response to the external system clock signal CLK going high, ... a read latch signal ACLK ... go high at time T2, thereby latching and holding input read and write addresses. <br>[0032] In response to the internal clock signal ICLK going low at time T3, the read latch signal ACLK goes low at T4 so that the read port address latch 101 is released... | 对比文件中的“读锁存信号ACLK”在功能上相当于目标专利的“读取时钟”，因为它控制读取地址的锁存，从而启动读取操作。ACLK在外部系统时钟CLK上升沿（即存储器周期开始）时变高（生成），如[0030]所述。ACLK在读取操作完成（由内部时钟ICLK变低指示）时变低（重置），如[0032]所述。虽然ACLK的生成和重置由控制单元103和自定时跟踪电路105共同实现，并未被单独命名为“读取时钟电路”，但实现该功能的电路必然包含在控制单元103内。本领域技术人员能够理解，为了实现所述功能，控制电路中必然包含相应的子电路（即读取时钟电路）来生成和重置ACLK。因此，技术特征D被隐含公开。 |
| **技术特征E《直接公开》** <br>以及写入时钟电路，包括：第一电路，所述第一电路的输出被配置为响应于所述存储器周期的开始而被设置，并在所述写入操作完成时被重置 | [0030] ...in response to the external system clock signal CLK going high, ... a write latch signal BCLK go high at time T2... <br>[0035] Having completed the write operation and in response to the internal clock signal ICLK going low, at time T8 the write latch signal BCLK goes low thereby releasing the write port address latch 102... | 对比文件中的“写锁存信号BCLK”对应于目标专利中“第一电路的输出”。BCLK在外部系统时钟CLK上升沿（存储器周期开始）时变高（被设置），如[0030]所述。BCLK在写入操作完成（由内部时钟ICLK变低指示）时变低（被重置），如[0035]所述。该信号直接由控制单元103生成，其行为与目标专利中第一电路的输出完全一致。因此，技术特征E被直接公开。 |
| **技术特征F《直接公开》** <br>以及第二电路，所述第二电路被配置为：在所述第一模式下在所述第一电路的输出被设置并且所述读取时钟处于重置状态时、以及在所述第二模式下所述存储器周期的开始时，生成所述写入时钟。 | **第一模式（读写操作）:** [0032] ...the read latch signal ACLK goes low at T4... At time T5 and in response to the read latch signal ACLK going low, the write address switch signal WCLK goes high. <br>**第二模式（只写操作）:** [0026] In the case of a write only operation..., the write address switch signal is set to a high level during initial circuit operation so that the write address is provided to the pre-decoder 106 at the earliest opportunity. <br>[0039] Absent a read request, the write address switch signal WCLK may be set to a high level in response to the write latch signal BCLK rising (at time T5)... | 对比文件中的“写地址切换信号WCLK”在功能上相当于目标专利中由“第二电路”生成的“写入时钟”，因为它触发多路复用器切换至写入地址，是启动写入操作的关键控制信号。<br>**在第一模式（读写操作）下：** 如图2和[0032]所述，当读取操作完成时，读锁存信号ACLK变低（即“读取时钟处于重置状态”），此时写锁存信号BCLK已为高（即“第一电路的输出被设置”），随后WCLK在T5变高。这完全符合“在第一模式下在第一电路的输出被设置并且读取时钟处于重置状态时...生成写入时钟”的描述。<br>**在第二模式（只写操作）下：** 如图4和[0026]、[0039]所述，在只写模式下，没有读取请求，WCLK在电路操作初始（即存储器周期开始，对应BCLK在T2/T5变高）时就被设置为高电平。这符合“在第二模式下存储器周期的开始时，生成写入时钟”的描述。<br>因此，技术特征F被直接公开。 |
| **技术特征G《直接公开》** <br>其中所述控制电路还被配置为：通过响应于在所述第一模式下所述读取时钟的重置而设置所述写入时钟来生成所述写入时钟。 | [0032] ...the read latch signal ACLK goes low at T4... At time T5 and in response to the read latch signal ACLK going low, the write address switch signal WCLK goes high. | 此特征已包含在特征F的论述中。对比文件明确公开，在第一模式（读写操作）下，写地址切换信号WCLK（即写入时钟）是在读锁存信号ACLK（即读取时钟）变低（重置）时变高（设置）的，如[0032]和图2所示。因此，技术特征G被直接公开。 |
| **技术特征H《直接公开》** <br>其中所述控制电路还被配置为：通过响应于在所述第二模式下所述存储器周期的开始而设置所述写入时钟来生成所述写入时钟。 | [0026] In the case of a write only operation..., the write address switch signal is set to a high level during initial circuit operation so that the write address is provided to the pre-decoder 106 at the earliest opportunity. <br>[0039] Absent a read request, the write address switch signal WCLK may be set to a high level in response to the write latch signal BCLK rising (at time T5)... | 此特征已包含在特征F的论述中。对比文件明确公开，在第二模式（只写操作）下，写地址切换信号WCLK（即写入时钟）在电路初始操作时（即存储器周期开始，具体响应于写锁存信号BCLK的上升）被设置为高电平，如[0026]和[0039]所述。因此，技术特征H被直接公开。 |
| **技术特征I《直接公开》** <br>其中所述写入时钟电路还被配置为当所述写入操作完成时重置所述写入时钟。 | [0035] ...in response to the internal clock signal ICLK going low, the write address switch signal WCLK goes low to reset the multiplexer 104... | 对比文件公开，在写入操作完成后，内部时钟ICLK变低，随后写地址切换信号WCLK（即写入时钟）变低（重置），如[0035]和图2所示。因此，技术特征I被直接公开。 |
| **技术特征J《直接公开》** <br>其中：所述第一电路包括锁存器 | [0019] ...the write address is stored in latch 102. <br>[0027] ...a write port address input is applied to a write port address latch 102. | 对比文件明确记载了“写端口地址锁存器（write port address latch 102）”，如[0019]和[0027]所述。该锁存器用于存储写入地址，其控制信号是BCLK。这与目标专利中“第一电路”接收BCLK作为输出信号的功能描述相符。因此，技术特征J被直接公开。 |
| **技术特征K《隐含公开》** <br>并且所述第二电路包括用于选通所述第一电路的输出和所述读取时钟的逻辑。 | [0021] ...the control unit 103 generates both a read latch signal ACLK and write latch signal BCLK... A write address switch signal WCLK is maintained in a first (e.g., low) state... <br>[0032] ...the read latch signal ACLK goes low at T4... At time T5 and in response to the read latch signal ACLK going low, the write address switch signal WCLK goes high. <br>[0039] Absent a read request, the write address switch signal WCLK may be set to a high level in response to the write latch signal BCLK rising... | 对比文件描述了写地址切换信号WCLK的生成逻辑：在第一模式下，它响应于ACLK变低（读取时钟重置）而变高；在第二模式下，它响应于BCLK（第一电路的输出）上升而变高。这本质上是一种逻辑选通关系：WCLK的生成条件取决于ACLK的状态和BCLK的状态。虽然对比文件没有给出该逻辑电路的具体门级实现图，但本领域技术人员根据其明确描述的功能（“in response to”），能够毫无疑义地理解，在控制单元103内部必然包含用于根据ACLK和BCLK等信号生成WCLK的逻辑电路（例如，组合逻辑电路）。该逻辑电路实现了对“第一电路的输出（BCLK）”和“读取时钟（ACLK）”的选通功能。因此，技术特征K被隐含公开。 |
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