**对比文件名称**：2012-04-20_发明专利_RU2010141856A МУЛЬТИПЛЕКСИРОВАНИЕ АДРЕСОВ В ПСЕВДОДВУХПОРТОВОЙ ПАМЯТИ
**目标专利名称**：CN108027787B 伪双端口存储器
**本次调用的模型名称**：DeepSeek-R1
根据目标专利说明书及权利要求，对技术特征的理解如下：
* **第一模式与第二模式**：根据说明书[0050]-[0053]、[0065]-[0067]、[0071]及图7A-7B，第一模式是指在单个存储器周期内顺序执行读取操作和写入操作的模式（读-写模式）；第二模式是指在单个存储器周期内仅执行写入操作的模式（只写模式）。控制电路根据外部输入的“读取使能”和“写入使能”信号的状态来区分这两种模式。
* **控制电路**：根据说明书[0033]、[0046]、[0050]-[0053]及图3-6，控制电路（如控制器102、控制电路330）负责生成用于控制操作定时的“读取时钟”和“写入时钟”，并管理地址复用。
* **读取时钟与写入时钟分开**：根据说明书[0037]、[0046]、[0052]-[0053]，读取操作和写入操作由独立的“读取时钟”和“写入时钟”分别控制其启动（设置），两者是分开生成和控制的信号。
* **读取时钟电路**：根据说明书[0046]、[0051]-[0052]、[0059]及图5，读取时钟电路（如RCLK电路402）的功能是：在第一模式下，响应于存储器周期开始（如系统时钟前沿）且“读取使能”有效时，设置（生成）读取时钟；在读取操作完成时（由“读取时钟重置”信号指示），重置读取时钟。
* **写入时钟电路的第一电路与第二电路**：根据说明书[0053]、[0061]-[0064]、[0070]、[0075]及图6、9-10，写入时钟电路（如WCLK电路406）包含：
* **第一电路**：如写入锁存器602，其输出（如BLATCH信号）响应于存储器周期开始（如系统时钟前沿）且“写入使能”有效时被设置，并在写入操作完成时（由“写入时钟重置”信号指示）被重置。
* **第二电路**：如B_DELAY发生器606和WCLK发生器608的组合。其功能是：在第一模式下，当第一电路的输出（BLATCH）已被设置且读取时钟处于重置状态（即读取操作已完成）时，生成写入时钟；在第二模式下，在存储器周期开始时（因读取时钟无效），生成写入时钟。
* **写入时钟的生成方式**：是上述第二电路功能的具体体现。即在第一模式下，写入时钟的生成响应于读取时钟的重置；在第二模式下，写入时钟的生成响应于存储器周期的开始。
### 特征比对表格
| 技术特征描述及公开性判断 | 对比文件原文引用（翻译） | 公开性论述 |
| **A：包括：多个存储器单元，被配置为在第一模式下在存储器周期中支持读取操作和写入操作以及在第二模式下在所述存储器周期中支持只写操作** <br>**《未直接公开，未隐含公开》** | 对比文件说明书（摘要及具体实施方式）描述了伪双端口存储器，其在一个时钟周期内能够执行读操作和写操作（“псевдодвухпортовая память, способная выполнять операции чтения и записи в одном такте”）。未明确描述一种专门配置为在一种模式下支持读和写、在另一种模式下仅支持写的存储器单元阵列。其描述的操作模式更侧重于通过地址复用实现在一个周期内的读写，而非根据外部使能信号区分的、具有不同操作类型的明确“模式”。 | 对比文件公开的伪双端口存储器在一个周期内可执行读和写操作，这对应于目标专利的“第一模式”（读-写模式）。然而，对比文件未描述或隐含其存储器单元或控制逻辑被配置为一种明确的“第二模式”，在该模式下，存储器在周期内仅执行写入操作（只写模式），且此模式由外部控制信号（如仅“写入使能”有效）触发。目标专利的“第二模式”是其创新点之一，用于优化只写操作时的时序。对比文件未涉及此概念。 |
| **B：以及控制电路，被配置为生成用于所述读取操作的读取时钟和用于所述写入操作的写入时钟，** <br>**《直接公开》** | 对比文件说明书（摘要及具体实施方式）提到：“...управляющая схема, выполненная с возможностью формирования...тактовых сигналов для операций чтения и записи”（控制电路，被配置为生成用于读操作和写操作的时钟信号）。 | 对比文件明确公开了控制电路用于生成分别用于读取操作和写入操作的时钟信号。这与目标专利中控制电路的核心功能之一完全一致。 |
| **C：所述读取时钟与所述写入时钟分开** <br>**《直接公开》** | 对比文件说明书（具体实施方式）描述了分别控制读操作和写操作的时序：“...тактовый сигнал для операции чтения...и тактовый сигнал для операции записи...”（用于读操作的时钟信号...和用于写操作的时钟信号...）。其电路框图（如摘要附图）也显示了分别的读时钟和写时钟路径。 | 对比文件明确描述了独立的、分开的“读取时钟”和“写入时钟”，用于分别控制读取和写入操作。这直接公开了技术特征C。 |
| **D：，其中所述控制电路包括：读取时钟电路，被配置为响应于在所述第一模式下的所述存储器周期的开始而生成所述读取时钟，并且在所述读取操作完成时重置所述读取时钟** <br>**《直接公开》** | 对比文件说明书（具体实施方式）描述了读取操作的时序控制：“Тактовый сигнал чтения формируется в начале цикла памяти при наличии разрешающего сигнала чтения... и сбрасывается по завершении операции чтения...”（读取时钟信号在存储器周期开始时，当存在读使能信号时生成...并在读操作完成时重置...）。 | 对比文件明确公开了读取时钟电路的功能：在周期开始且读使能有效时生成（设置）读取时钟，在读取操作完成时重置读取时钟。这完全对应于目标专利技术特征D描述的功能，且作用相同（控制读操作的启动和结束）。 |
| **E：以及写入时钟电路，包括：第一电路，所述第一电路的输出被配置为响应于所述存储器周期的开始而被设置，并在所述写入操作完成时被重置** <br>**《直接公开》** | 对比文件说明书（具体实施方式）描述了写入操作的时序控制：“...сигнал записи устанавливается в начале цикла памяти при наличии разрешающего сигнала записи... и сбрасывается по завершении операции записи”（写入信号在存储器周期开始时，当存在写使能信号时被设置...并在写操作完成时被重置）。这里的“写入信号”即对应写入时钟或其控制信号（如目标专利的BLATCH）。 | 对比文件明确公开了写入时钟电路（或其部分）包含一个电路（或信号），该电路的输出（写入信号）在存储器周期开始时（条件为写使能有效）被设置，并在写入操作完成时被重置。这直接对应于技术特征E中“第一电路”的功能描述。 |
| **F：以及第二电路，所述第二电路被配置为：在所述第一模式下在所述第一电路的输出被设置并且所述读取时钟处于重置状态时、以及在所述第二模式下所述存储器周期的开始时，生成所述写入时钟。** <br>**《未直接公开，未隐含公开》** | 对比文件未明确描述一种具备两种明确操作模式（读-写模式、只写模式）并根据模式采用不同条件生成写入时钟的“第二电路”。其描述了写入时钟的生成依赖于读操作是否完成（“...после завершения операции чтения...”），但这是其单一操作逻辑下的描述，并未将其与一种“第一模式”关联，也未描述当不存在读操作（即目标专利的“第二模式”）时，写入时钟在周期开始时立即生成的条件和电路。 | 技术特征F定义了第二电路根据两种不同模式，以两种不同逻辑条件生成写入时钟。对比文件描述了写入时钟在读取操作完成后生成，这类似于目标专利第一模式下的条件（读取时钟已重置）。然而，对比文件**没有**公开或隐含一种“第二模式”的概念，也未描述在这样一种模式下（即没有读取操作请求时），写入时钟的生成会绕过对读取时钟状态的等待，而直接在存储器周期开始时生成。目标专利的此特征是实现只写模式性能优化的关键。对比文件未涉及此机制。 |
| **G：其中所述控制电路还被配置为：通过响应于在所述第一模式下所述读取时钟的重置而设置所述写入时钟来生成所述写入时钟。** <br>**《直接公开》** | 对比文件说明书（具体实施方式）明确描述了写入时钟生成的依赖关系：“Тактовый сигнал записи... формируется после завершения операции чтения...”（写入时钟信号...在读取操作完成后生成...）。读取操作完成即对应读取时钟的重置。 | 对比文件直接公开了写入时钟的生成是响应于读取操作的完成，而读取操作的完成必然伴随着读取时钟的重置（如特征D所述）。因此，本领域技术人员可以毫无疑义地得出，在第一模式（即执行读和写操作的模式）下，写入时钟是通过响应于读取时钟的重置而设置的。 |
| **H：其中所述控制电路还被配置为：通过响应于在所述第二模式下所述存储器周期的开始而设置所述写入时钟来生成所述写入时钟。** <br>**《未直接公开，未隐含公开》** | 对比文件未描述“第二模式”（只写模式）。因此，不可能公开在此模式下写入时钟的生成方式。 | 由于对比文件未公开或隐含目标专利所定义的“第二模式”（只写模式），因此它不可能公开在此特定模式下，写入时钟响应于存储器周期开始而生成的配置。技术特征H依赖于技术特征A中定义的“第二模式”。 |
| **I：其中所述写入时钟电路还被配置为当所述写入操作完成时重置所述写入时钟。** <br>**《直接公开》** | 同特征E的引用：“...и сбрасывается по завершении операции записи”（...并在写操作完成时被重置）。 | 对比文件明确公开了写入时钟（或对应控制信号）在写入操作完成时被重置。这直接对应于技术特征I。 |
| **J：其中：所述第一电路包括锁存器** <br>**《隐含公开》** | 对比文件说明书在描述时钟生成电路时，提及了使用触发器、锁存器等时序元件（“...с использованием триггеров, защелок...”）来生成和控制时钟信号。虽然没有明确将写入时钟生成电路中的特定部分标注为“锁存器”，但根据数字电路常识，实现信号在特定条件下被设置并保持直至被重置的功能，锁存器或触发器是常规的、必然的实现手段。 | 对比文件公开了写入时钟信号在周期开始时被设置，在操作完成后被重置。本领域技术人员为了实现这一功能，在读取对比文件公开内容的基础上，会毫无困难地、必然地想到使用锁存器（或具有类似功能的触发器）作为实现该功能的“第一电路”的核心元件。因此，技术特征J被对比文件隐含公开。 |
| **K：并且所述第二电路包括用于选通所述第一电路的输出和所述读取时钟的逻辑。** <br>**《隐含公开》** | 对比文件说明书描述了写入时钟的生成依赖于读取操作是否完成（即读取时钟的状态）。其电路描述（如摘要附图及具体实施方式中的逻辑框图）显示了用于控制写入时钟生成的逻辑电路，该电路会接收读取完成信号（对应读取时钟重置状态）和写入启动信号（对应第一电路的输出）作为输入。 | 对比文件公开了写入时钟的生成需要判断读取操作是否完成（读取时钟状态）以及写入操作是否请求（第一电路输出被设置）。为了实现这种依赖关系，本领域技术人员根据对比文件公开的内容，可以合理推断出需要一个逻辑电路（例如与门、或非门等组合逻辑）来“选通”（即根据逻辑条件控制）第一电路的输出和读取时钟的状态，以最终生成写入时钟。因此，技术特征K被对比文件隐含公开。 |
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