**对比文件名称**：2010-12-22_发明公开_EP2263235A1 ADDRESS MULTIPLEXING IN PSEUDO-DUAL PORT MEMORY
**目标专利名称**：163伪双端口存储器CN108027787B
**本次调用模型名称**：GPT-4
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用（段落标号） | 公开性论述 |
| **技术特征A**：包括：多个存储器单元，被配置为在第一模式下在存储器周期中支持读取操作和写入操作以及在第二模式下在所述存储器周期中支持只写操作。<br>**《直接公开》** | [0004] “为了利用六晶体管存储器单元的较小尺寸，同时仍满足那些需要双端口存储器功能的应用，通常使用称为伪双端口存储器的存储器设备。在一个示例中，伪双端口存储器具有单个存储器阵列，其中阵列的每个存储器单元是六晶体管存储器单元...”<br>[0005] “...伪双端口存储器模仿双端口存储器，因为它具有两个端口...在输入时钟信号的一个周期内执行两个存储器操作...”<br>[0026] “多路复用器104的操作进一步适应在特定外部时钟周期内仅读取和仅写入存储器操作/访问。在仅读取操作的情况下...在仅写入操作的情况下（例如，当在特定外部时钟周期内不执行读取操作时），写入地址切换信号在初始电路操作期间被设置为高电平...” | 对比文件公开了伪双端口（PDP）存储器，其核心是单端口存储器阵列（六晶体管单元），通过在单个时钟周期内顺序执行操作来模拟双端口功能，这对应目标专利的第一模式（支持读取和写入操作）。同时，对比文件明确描述了“仅写入操作”（write only operation）模式，即在一个时钟周期内只执行写入操作，这对应目标专利的第二模式（支持只写操作）。因此，本领域技术人员能毫无疑义地得出对比文件的存储器单元被配置为支持这两种模式。 |
| **技术特征B**：以及控制电路，被配置为生成用于所述读取操作的读取时钟和用于所述写入操作的写入时钟，<br>**《直接公开》** | [0021] “外部系统时钟CLK的有效边沿（上升/下降）可用于通过控制单元103触发内部时钟信号ICLK的启动。同样响应于外部系统时钟CLK的有效边沿，控制单元103生成读取锁存信号ACLK和写入锁存信号BCLK...”<br>[0022] “...当读取操作完成或基本完成时...地址切换信号WCLK切换状态（例如，变高）...内部时钟信号ICLK再次由控制单元103置位，这次是启动写入操作。” | 对比文件中的“控制单元103”即为控制电路。其生成“内部时钟信号ICLK”，该信号用于启动读取操作（第一脉冲）和写入操作（第二脉冲），实质上分别起到了“用于读取操作的时钟”和“用于写入操作的时钟”的作用。此外，控制单元还生成控制地址锁存和切换的ACLK、BCLK、WCLK等信号，共同实现了对读写操作定时的控制。因此，该特征被直接公开。 |
| **技术特征C**：所述读取时钟与所述写入时钟分开<br>**《未公开》** | [0021] “外部系统时钟CLK的有效边沿...可用于通过控制单元103触发内部时钟信号ICLK的启动。”<br>[0030] “...在响应于外部系统时钟信号CLK变高时，内部时钟信号ICLK由控制单元103生成...”<br>[0034] “在自定时延迟之后，内部时钟信号ICLK在时间T6变高，从而以内部写入周期的形式启动下一个存储器访问。” | 对比文件中用于启动读取操作和写入操作的是同一个“内部时钟信号ICLK”。该信号在一个周期内产生两个脉冲，第一个脉冲（上升沿）用于启动读取，第二个脉冲（上升沿）用于启动写入。这意味着读取和写入的定时由同一个物理时钟信号的不同边沿或脉冲来区分，而非目标专利中明确指出的“分开”的“读取时钟”和“写入时钟”。本领域技术人员无法从对比文件中毫无疑义地得出存在两个分开的时钟信号的技术方案。 |
| **技术特征D**：，其中所述控制电路包括：读取时钟电路，被配置为响应于在所述第一模式下的所述存储器周期的开始而生成所述读取时钟，并且在所述读取操作完成时重置所述读取时钟<br>**《隐含公开》** | [0021] “外部系统时钟CLK的有效边沿（上升/下降）可用于通过控制单元103触发内部时钟信号ICLK的启动。”<br>[0031] “读取操作由自定时跟踪电路105监测以确定其何时完成（或基本完成）。在读取操作完成（或基本完成）后，在时间T4，内部时钟信号ICLK变低以启动向写入模式的转换。”<br>[0030] “在时间T1外部系统时钟信号CLK的上升沿处发出下一个外部系统时钟周期开始的信号...在响应于外部系统时钟信号CLK变高时，内部时钟信号ICLK由控制单元103生成并在时间T2变高...” | 对比文件公开了在第一模式（读写模式）下，响应于外部系统时钟CLK的上升沿（存储器周期开始），控制单元103生成内部时钟信号ICLK的上升沿（相当于生成读取时钟）。读取操作完成后，由自定时跟踪电路105监测并确定，随后ICLK被拉低（相当于重置读取时钟）。虽然对比文件使用同一个ICLK信号，且其拉低也作为写入阶段的开始信号，但其在读取阶段结束时被“重置”（拉低）这一行为，以及该行为由读取操作完成触发，在功能上等同于目标专利中“读取时钟”在读取操作完成时被重置。本领域技术人员通过合理推断，可以从对比文件的单一ICLK信号在读写模式下的行为中，推导出存在一个具有类似“生成”和“重置”功能的读取定时控制机制。 |
| **技术特征E**：以及写入时钟电路，包括：第一电路，所述第一电路的输出被配置为响应于所述存储器周期的开始而被设置，并在所述写入操作完成时被重置<br>**《直接公开》** | [0021] “...响应于外部系统时钟CLK的有效边沿，控制单元103生成...写入锁存信号BCLK...”<br>[0026] “...在仅写入操作的情况下...写入地址切换信号在初始电路操作期间被设置为高电平...”<br>[0035] “在完成写入操作并响应于内部时钟信号ICLK变低后，在时间T8写入锁存信号BCLK变低，从而释放写入端口地址锁存器102...”<br>[0039] “...在时间T2，内部时钟信号ICLK变高，写入锁存信号BCLK也变高...在响应于内部时钟信号ICLK的下降沿时，写入锁存信号BCLK...返回到低电平...” | 对比文件中的“写入锁存信号BCLK”完全符合“第一电路的输出”的描述。在读写模式（图2）和只写模式（图4）下，BCLK均在存储器周期开始后（响应于CLK或ICLK）被置为高电平（被设置）。在写入操作完成后，BCLK被置为低电平（被重置）。其功能是控制写入地址锁存器102，这与目标专利中第一电路输出的功能（虽具体描述略有不同，但均为控制写入相关操作）在定时控制方面作用相同。因此，该特征被直接公开。 |
| **技术特征F**：以及第二电路，所述第二电路被配置为：在所述第一模式下在所述第一电路的输出被设置并且所述读取时钟处于重置状态时、以及在所述第二模式下所述存储器周期的开始时，生成所述写入时钟。<br>**《直接公开》** | [0022] “当读取操作完成或基本完成时...地址切换信号WCLK切换状态（例如，变高）...”<br>[0025] “写入操作完成后...写入地址切换信号WCLK也被重置（例如，设置为低逻辑电平...”<br>[0026] “在仅写入操作的情况下（例如，当在特定外部时钟周期内不执行读取操作时），写入地址切换信号在初始电路操作期间被设置为高电平...”<br>[0032] “在时间T5并响应于读取锁存信号ACLK变低，写入地址切换信号WCLK变高。”<br>[0038] “在没有读取请求的情况下，写入地址切换信号WCLK可以响应于写入锁存信号BCLK的上升（在时间T5）而被设置为高电平...” | 对比文件中的“写入地址切换信号WCLK”即相当于目标专利中的“写入时钟”（用于控制写入地址的切换和写入操作的启动）。<br>1. **第一模式（读写模式）**：如图2时序，BCLK（第一电路输出）已在T2被设置。在T4读取操作完成（对应读取时钟ICLK被重置为低电平）后，WCLK在T5变高。这完全符合“在第一模式下在第一电路的输出被设置并且读取时钟处于重置状态时...生成写入时钟”。<br>2. **第二模式（只写模式）**：如图4时序，在存储器周期开始时（T2，BCLK上升时），WCLK即被设置为高电平。这符合“在第二模式下存储器周期的开始时，生成写入时钟”。<br>因此，该特征被直接公开。 |
| **技术特征G**：其中所述控制电路还被配置为：通过响应于在所述第一模式下所述读取时钟的重置而设置所述写入时钟来生成所述写入时钟。<br>**《隐含公开》** | [0022] “当读取操作完成或基本完成时...地址切换信号WCLK切换状态（例如，变高）...”<br>[0031] “...在读取操作完成（或基本完成）后，在时间T4，内部时钟信号ICLK变低以启动向写入模式的转换。”<br>[0032] “在时间T5并响应于读取锁存信号ACLK变低，写入地址切换信号WCLK变高。” | 对比文件在第一模式（读写模式）下明确公开：写入地址切换信号WCLK（即写入时钟）是在读取操作完成后才被设置（变高）。而读取操作的完成，通过自定时跟踪电路监测，并导致内部时钟信号ICLK变低。虽然对比文件没有直接使用“读取时钟的重置”这一表述，但其技术实质是：在读取操作完成（这必然伴随着读取定时信号的结束或重置）后，才触发写入时钟的设置。本领域技术人员通过阅读对比文件，能够合理推断出写入时钟的设置是响应于读取操作完成（即读取时钟重置）这一事件。 |
| **技术特征H**：其中所述控制电路还被配置为：通过响应于在所述第二模式下所述存储器周期的开始而设置所述写入时钟来生成所述写入时钟。<br>**《直接公开》** | [0026] “在仅写入操作的情况下（例如，当在特定外部时钟周期内不执行读取操作时），写入地址切换信号在初始电路操作期间被设置为高电平...”<br>[0038] “在没有读取请求的情况下，写入地址切换信号WCLK可以响应于写入锁存信号BCLK的上升（在时间T5）而被设置为高电平...”<br>[0039] “...在时间T2，内部时钟信号ICLK变高，写入锁存信号BCLK也变高...因为写入操作通常需要比读取操作更多的时间来完成，所以内部时钟信号ICLK的脉冲宽度被延长以保持高电平直到时间T7。” | 对比文件在第二模式（仅写入操作）下明确说明：写入地址切换信号WCLK（即写入时钟）在“初始电路操作期间”就被设置为高电平。结合图4的时序图，在只写模式下，外部时钟CLK上升沿（存储器周期开始）后，BCLK和WCLK几乎同时或在很短时间内被置位。这直接公开了“响应于在第二模式下存储器周期的开始而设置写入时钟”这一技术特征。 |
| **技术特征I**：其中所述写入时钟电路还被配置为当所述写入操作完成时重置所述写入时钟。<br>**《直接公开》** | [0025] “写入操作完成后，（或基本完成后）内部时钟信号ICLK再次重置，并且写入端口地址锁存器102被释放以接收任何新的写入地址。写入地址切换信号WCLK也被重置（例如，设置为低逻辑电平...”<br>[0035] “...在响应于内部时钟信号ICLK变低时，写入地址切换信号WCLK变低以将多路复用器104重置到初始状态...”<br>[0039] “在响应于内部时钟信号ICLK的下降沿时，...写入地址切换信号WCLK返回到低电平...” | 对比文件多次明确记载，在写入操作完成后，写入地址切换信号WCLK（即写入时钟）会被重置（设置为低逻辑电平）。例如，在段落[0025]和[0035]中均有直接描述。这完全公开了技术特征I。 |
| **技术特征J**：其中：所述第一电路包括锁存器<br>**《直接公开》** | [0027] “...写入端口地址输入被施加到写入端口地址锁存器102。控制单元103提供...写入锁存信号BCLK...到...写入端口地址锁存器102...以导致锁存器...接收并保持相应的端口地址输入。” | 对比文件明确指出，“写入端口地址锁存器102”是一个锁存器（latch），并且其由第一电路的输出信号（BCLK）控制。因此，“第一电路包括锁存器”这一特征被直接公开。 |
| **技术特征K**：并且所述第二电路包括用于选通所述第一电路的输出和所述读取时钟的逻辑。<br>**《隐含公开》** | [0020] “...自定时跟踪电路105可用于检测读取完成以导致多路复用器104切换并提供写入地址...”<br>[0021] “...写入地址切换信号WCLK保持在第一（例如，低）状态...当读取操作完成或基本完成时...地址切换信号WCLK切换状态...”<br>[0032] “在时间T5并响应于读取锁存信号ACLK变低，写入地址切换信号WCLK变高。” | 对比文件公开了第二电路生成WCLK（写入时钟）的逻辑：在读写模式下，WCLK的变高（生成）需要两个条件：1）第一电路的输出BCLK已被设置（高电平）；2）读取操作完成。读取操作的完成由自定时跟踪电路105监测，这本质上是对“读取时钟”状态（或代表读取操作进行的信号）的监测。因此，生成WCLK的逻辑涉及对“第一电路的输出”（BCLK的状态）和“读取操作是否完成”（间接反映了读取时钟的状态）进行判断和选通。本领域技术人员能够合理推断，实现此判断功能的控制单元103内部必然包含相应的逻辑电路（例如，与门、或门、触发器等组合），用于根据这两个条件产生WCLK信号。 |
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