# 对比文件技术特征公开性分析报告
**对比文件名称：** US2010332794A1_Description_20260324_1701
**目标专利名称：** CN111788553B - 用于针对可变位宽度数据格式的打包和解包网络以及方法
**本次调用的模型名称：** Qwen2.5-Max
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## 特征比对表格
| 技术特征描述及公开性判断 | 对比文件原文引用 | 公开性论述 |
| **技术特征A《直接公开》**：所述装置包括：所述计算机系统中的第一多个位位置，所述第一多个位位置中的每个位位置均包括具有预定数目的位槽的寄存器 | [0031] "The register set has multiple lanes. In the illustrated embodiment, the register set, including each of the registers thereof, has a first, lower lane 110 and a second, upper lane 111."<br>[0030] "For simplicity, a single register set 109 is shown. The register set includes a group or number of registers. For example, the register set includes registers R0 through RN" | 对比文件在[0031]中明确公开了寄存器组包含多个lanes，每个寄存器具有多个位槽(bit positions/lanes)。[0030]公开了寄存器组R0至RN。目标专利的"第一多个位位置"对应对比文件的"多个寄存器(register set)"，"位槽"对应对比文件的"lanes"。本领域技术人员可毫无疑义地确定对比文件公开了技术特征A。 |
| **技术特征B《直接公开》**：并且所述预定数目的位槽中的每个位槽均被配置为临时地存储预定数目的位的数据中的相应位 | [0031] "Packed data comprises multiple data elements packed together. A data element may refer to an individual piece of data that is stored in a register or other storage location along with other data elements often having the same length in bits." | 对比文件在[0031]中明确公开了打包数据包含多个数据元素，每个数据元素存储在寄存器中的特定位置(lane)中，与其他数据元素一起打包存放。目标专利的"位槽临时存储位数据"与对比文件的"数据元素存储在寄存器的相应位置"实质相同。 |
| **技术特征C《直接公开》**：所述预定数目的位对应于若干不同数据位宽度中的一个数据位宽度 | [0044] "Packed word format 430 is 256-bits long and includes sixteen data elements. Each data element is 16-bits or one word long."<br>[0045] "Packed doubleword (dword) format 432 is 256-bits long and includes 8 data elements. Each data element is 32-bits or one doubleword (dword) long." | 对比文件在[0044]-[0045]中公开了不同的打包数据格式：packed word格式(每个数据元素16位)和packed doubleword格式(每个数据元素32位)。明确公开了数据元素可以具有不同的位宽度(16位、32位等)。目标专利的"不同数据位宽度"与对比文件实质相同。 |
| **技术特征D《隐含公开》**：固定的位打包网络，被配置为在所述计算机系统中将所述预定数目的位从所述第一多个位位置打包到第二多个位位置 | [0056] "FIG. 6 illustrates unpacking 32-bit doubleword (dword) packed data elements in 256-bit operands having two lanes according to a first single cross-lane unpack instruction..."<br>[0061] "The unpack low operations for the lower lane may include an interleaved unpack of only the low order 32-bit or doubleword data elements from the low order quadwords (64-bits) in the lower lane of the first and second source operands." | 对比文件公开了跨lane解包指令及其操作，但主要聚焦于解包操作。根据[0006]的背景技术提及已知有各种解包指令，以及[0047]提到"UNPCKLPS (VEX.256 encoded version) instruction"这种已知的打包/解包指令，本领域技术人员可以理解存在相应的打包网络。然而，对比文件并未明确公开"固定的位打包网络"的具体结构。 |
| **技术特征E《直接公开》**：其中所述固定的位打包网络被配置为通过将存储在所述第一多个位位置的每个相应位位置中的所述预定数目的位槽中的相同特定位槽位置中的所述预定数目的位中的所有位路由到所述第二多个位位置的特定位位置的寄存器的位槽中，来打包所述预定数目的位，以在所述第二多个位位置的相应的位位置中形成位束 | [0061] "The unpack low operations for the lower lane may include an interleaved unpack of only the low order 32-bit or doubleword data elements from the low order quadwords (64-bits) in the lower lane of the first and second source operands."<br>[0062] "As shown, the result stored may include: (1) in the lower lane, only lowest order data elements from the lower lane subset of the first operand interleaved with corresponding lowest order data elements from the lower lane subset of the second operand" | 对比文件公开了跨lane解包操作的具体路由方式：将来自不同源操作数的相同位置(low order)的数据元素交织(interleaved)打包到结果寄存器中。具体地，将来自第一源操作数和第二源操作数的低阶数据元素交织排列到目标位置，形成交织的数据束(bundle)。这与目标专利的"相同位槽位置中的所有位路由到目标位位置的位槽中形成位束"实质相同。 |
| **技术特征F《未公开》**：其中所述固定的位打包网络包括在所述第一多个位位置中的位槽与所述第二多个位位置中的位槽之间的固定的点对点连接 | - | 对比文件仅公开了跨lane解包指令的操作方式，没有公开网络的具体硬件实现，特别是没有提到"固定的点对点连接"。 |
| **技术特征G《直接公开》**：并且被配置为：容纳输入到所述第一多个位位置的所述若干不同数据位宽度中的每一个 | [0047] "Embodiments of the invention pertain to 'cross-lane' unpack instructions that specify unpack low operations for at least one lane and unpack high operations for at least one other lane."<br>[0044]-[0045] | 对比文件公开了跨lane解包指令可以指定不同lane执行不同的解包操作，且公开了多种数据宽度格式(packed word 16位、packed dword 32位)。因此可容纳不同数据位宽度的输入。 |
| **技术特征H《直接公开》**：并且将数据从所述第一多个位位置打包到所述第二多个位位置中 | [0056]-[0063]特别是[0062] | 对比文件详细描述了数据从源操作数(第一多个位位置)打包到结果操作数(第二多个位位置)的过程。 |
| **技术特征I《隐含公开》**：其中所述第二多个位位置中使用的位位置比所述第一多个位位置少 | [0060] "The eight data elements in the result operand represent a subset, less than all, or half of the unpacked and interleaved data elements selected from the first and second source operands according to unpack operations specified by the first cross-lane unpack instruction."<br>[0064] "The result operand has only a subset (in particular half) of the data elements from the first and second operands." | 对比文件在[0060]和[0064]中明确公开了解包后的结果操作数只包含源操作数的一半数据元素，即使用的位位置更少。 |
| **技术特征J《隐含公开》**：还包括：包含在存储器设备内的所述第二多个位位置，其中所述存储器设备还被配置为存储所述位束 | [0097] "The computer system also includes a memory 1174. The memory may include a dynamic random access memory (DRAM)... The memory may be used to store instructions 1173, such as software including one or more cross-lane unpack instructions, and data 1174." | 对比文件在[0097]中公开了计算机系统包括存储器设备，可以存储数据和解包指令相关的操作数数据，隐含公开了第二多个位位置可以位于存储器设备中。 |
| **技术特征K《未公开》**：其中所述第二多个位位置包括所述存储器设备中的多个存储器单元 | - | 对比文件仅泛泛提到存储器设备，没有具体公开存储器设备内的多个存储器单元结构。 |
| **技术特征L《未公开》**：其中位束中的位的数目对应于所述存储器设备的存储器数据字长 | - | 对比文件没有公开位束大小与存储器数据字长的对应关系。 |
| **技术特征M《未公开》**：其中固定的位打包网络包括计算数据路径网络或存储器数据路径中的一项的一部分 | - | 对比文件没有区分计算数据路径网络和存储器数据路径网络。 |
| **技术特征N《直接公开》**：其中所述第一多个位位置中的位由具有若干通道的单指令多数据SIMD单元生成 | [0005] "Single Instruction, Multiple Data (SIMD) architectures are one way to expedite processing of data. In SIMD architectures, instead of one instruction operating on only one data element, the instruction may operate on multiple data elements simultaneously or in parallel."<br>[0047] "Intel AVX introduces, and many of the Intel AVX instructions operate on, 256-bit registers referenced in assembly by the names YMM0-YMM15." | 对比文件在[0005]中明确公开了SIMD架构及其并行处理特性，在[0047]中公开了Intel AVX SIMD指令使用的YMM寄存器。本领域技术人员可确定数据由SIMD单元处理/生成。 |
| **技术特征O《隐含公开》**：其中每一个位束具有的大小是所述SIMD单元的通道的数目的倍数 | [0047] "This widens or doubles the maximum SIMD vector length of the 128-bit XMM register file in Intel® SSE to 256-bits."<br>[0043] "Each of the YMM registers has 256-bits." | 对比文件在[0047]中提到SIMD向量长度是128位(XMM)的两倍，即256位(YMM)。这暗示位束大小可以是SIMD通道数目的倍数(每个lane 128位，两个lane共256位)。 |
| **技术特征P《直接公开》**：其中所述装置还可操作以用于解包操作，其中通过所述固定的位打包网络的反向操作，所述第二多个位位置中的位束被解包到所述第一多个位位置 | [0056] "FIG. 6 illustrates unpacking 32-bit doubleword (dword) packed data elements in 256-bit operands..."<br>[0001] "In particular, embodiments relate to processors, methods, systems, or instructions to unpack packed data in multiple lanes." | 对比文件在[0056]和[0001]中明确公开了跨lane解包操作，将打包数据解包到多个lanes(对应第一多个位位置)。解包本质上是打包的反向操作。 |
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## 总结
对比文件US2010332794A1主要涉及跨lane SIMD解包指令技术，与目标专利CN111788553B的"用于可变位宽度数据格式的单个打包和解包网络"技术领域相关但有区别。目标专利强调的是固定的点对点连接结构的打包网络，而对比文件主要公开的是跨lane解包指令的操作方式。
**直接公开的技术特征：** A、B、C、E、G、H、N、P
**隐含公开的技术特征：** D、I、J、O
**未公开的技术特征：** F、K、L、M
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