**对比文件名称**：2013-10-03_发明申请_US20130258794A1 MEMORY DEVICE HAVING CONTROL CIRCUITRY FOR SENSE AMPLIFIER REACTION TIME TRACKING
**目标专利名称**：具有脉冲控制的读出放大器 CN107533855B
**本次调用的模型名称**：DeepSeek
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：晶体管的差分对，被配置为响应于位线对之间的电压差来引导电流，其中每个差分对晶体管包括输出端子 《直接公开》 | 对比文件第[0042]段：“...the output sense amplifier 200-1 is a differential sense amplifier having first and second internal nodes denoted D and DN, which are coupled to RBL and its complement, respectively...” 以及第[0044]段：“...cross-coupled n-type metal-oxide-semiconductor (NMOS) transistors N1 and N2...”。 第[0046]段描述了N1和N2的源极通过晶体管N3连接到VSS，漏极分别连接到节点D和DN。 | 对比文件明确公开了差分感应放大器200-1，其包含由NMOS晶体管N1和N2组成的差分对。第一内部节点D和第二内部节点DN分别对应于差分对晶体管的输出端子。根据第[0042]段，节点D和DN分别耦合到读位线RBL及其互补线RBL，因此差分对晶体管N1和N2被配置为响应于位线对(RBL, RBL)之间的电压差来引导电流。该结构及其功能与目标专利中特征A的描述完全一致，属于直接公开。 |
| **技术特征B**：延迟电路，被配置为延迟读出使能信号以提供延迟的读出使能信号 《未公开》 | 对比文件中未见明确公开用于产生一个延迟版本的读出使能信号（SAEN或SEN）以用于关断上拉晶体管的独立“延迟电路”。文件描述了从SAEN信号产生SEN信号（例如通过反相器321），但这是用于控制电流源晶体管N3的使能，而非专门为产生一个延迟信号以控制上拉晶体管的关断。 | 对比文件的核心在于使用虚拟感应放大器（155）来跟踪实际感应放大器（200）的反应时间，并利用其输出（如Sense Off信号）来复位锁存器（210）以关闭SAEN信号。虽然此过程涉及信号传播延迟（例如反相器延迟、RC延迟），但文件并未公开一个被配置为“延迟读出使能信号以提供延迟的读出使能信号”的专门电路模块，其目的如目标专利所述是为了在延迟时段后关断第一上拉晶体管。因此，本领域技术人员无法从对比文件毫无疑义地得出或合理推断出目标专利权利要求中的该特定技术特征。 |
| **技术特征C**：与晶体管的所述差分对相对应的成对的第一上拉晶体管 《未公开》 | 对比文件第[0043]、[0046]段描述了交叉耦合的PMOS晶体管P1和P2，其源极接VDD，漏极分别接节点D和DN。文件未提及存在另一对由延迟信号控制关断的、专门用于防止毛刺的“第一上拉晶体管”。 | 目标专利中的“成对的第一上拉晶体管”（如P3‘， P4’）是独立于交叉耦合晶体管（P1, P2）存在的，并且其核心功能是响应于延迟的读出使能信号而关断，以在读出使能信号确立初期提供强上拉，后期关断以利于速度提升。对比文件中的交叉耦合晶体管P1和P2虽然也连接在电源节点和输出节点之间，但其主要功能是通过交叉耦合连接来“加强”（latch）已形成的差分电压（见第[0043]段），而非作为由特定延迟信号控制、在特定时段提供强上拉以防止毛刺的“第一上拉晶体管”。两者的结构、控制方式和在电路中所起的作用均不相同。因此，对比文件未公开此特征。 |
| **技术特征D**：，每个第一上拉晶体管耦合在对应的差分对晶体管的所述输出端子与电源节点之间， 《未公开》 | 由于技术特征C（成对的第一上拉晶体管）未被公开，因此其具体的连接关系（耦合在输出端子与电源节点之间）自然也未被公开。 | 该特征描述的是第一上拉晶体管的连接关系，其存在依赖于特征C所定义的晶体管对。既然特征C未被公开，该连接关系也无从谈起。对比文件中交叉耦合晶体管P1和P2的连接位置（源极接VDD，漏极接节点D/DN）在物理连接上类似，但如上所述，其功能角色不同，不能视为公开了目标专利中定义的“第一上拉晶体管”及其连接。 |
| **技术特征E**：其中每个第一上拉晶体管被配置为响应于所述延迟的读出使能信号的确立而关断 《未公开》 | 对比文件中未见任何上拉晶体管被配置为响应于一个“延迟的读出使能信号”而关断。 | 目标专利的核心创新点之一在于第一上拉晶体管由“延迟的读出使能信号”控制关断。对比文件既未公开“延迟的读出使能信号”这一控制信号（特征B未公开），也未公开任何受此类信号控制关断的上拉晶体管（特征C、D未公开）。因此，该特征未被公开。 |
| **技术特征F**：以及与晶体管的所述差分对相对应的成对的第二上拉晶体管， 《未公开》 | 对比文件第[0046]段描述了交叉耦合的PMOS晶体管P1和P2。文件未提及存在另一对“总是接通”的、尺寸较小的“第二上拉晶体管”。 | 目标专利明确区分了由延迟信号控制的第一上拉晶体管和总是接通的第二上拉晶体管。对比文件中仅公开了交叉耦合的PMOS晶体管P1和P2，并未提及存在另一组功能独立、始终导通且尺寸较小的上拉晶体管对。因此，该特征未被公开。 |
| **技术特征G**：每个第二上拉晶体管耦合在对应的差分对晶体管的所述输出端子与所述电源节点之间， 《未公开》 | 由于技术特征F（成对的第二上拉晶体管）未被公开，因此其具体的连接关系也未被公开。 | 该特征描述的是第二上拉晶体管的连接关系，其存在依赖于特征F所定义的晶体管对。既然特征F未被公开，该连接关系也无从谈起。 |
| **技术特征H**：其中每个第二上拉晶体管被配置为总是接通，并且其中每个第一上拉晶体管的大小大于每个第二上拉晶体管的大小。 《未公开》 | 对比文件中未提及任何“总是接通”的第二上拉晶体管，也未提及两组上拉晶体管之间存在尺寸差异。 | 目标专利中定义了两种上拉晶体管：受控关断的（第一）和总是接通的（第二），且前者尺寸大于后者。对比文件完全没有描述这样的两套上拉晶体管系统及其尺寸关系。因此，该特征未被公开。 |
| **技术特征I**：进一步包括：电流源晶体管，被配置为响应于所述读出使能信号的确立来生成所述电流。 《直接公开》 | 对比文件第[0044]、[0045]段：“The sense amplifier 200-1 also includes control circuitry illustratively comprising NMOS transistor N3. The transistor N3 is configured to enable the sense amplifier to sense data at the first and second internal nodes D and DN responsive to a sense enable (SEN) signal. The SEN signal is generated from the SAEN signal...” 以及第[0046]段：“...its drain is coupled to the sources of N1 and N2, and its source is coupled to a lower voltage supply line, illustratively VSS.” | 对比文件明确公开了晶体管N3作为控制电路的一部分，其栅极接收来自SAEN信号的SEN信号（即读出使能信号），源极接地（VSS），漏极连接到差分对晶体管N1和N2的源极。当SEN信号确立（变为有效电平）时，N3导通，在N1和N2的源极与地之间形成电流路径，从而生成流经差分对的电流。这完全符合目标专利中“电流源晶体管，被配置为响应于所述读出使能信号的确立来生成所述电流”的技术特征，属于直接公开。 |
| **技术特征J**：其中所述电流源晶体管耦合在每个差分对晶体管的第二端子与接地之间。 《直接公开》 | 对比文件第[0046]段：“The source of N1 is coupled to VSS, via the control circuitry transistor N3, and its drain is coupled to the first internal node D. The source of N2 is coupled to VSS via the control circuitry transistor N3, and its drain is coupled to the second internal node DN.” | 对比文件明确说明，差分对晶体管N1和N2的源极（第二端子）通过控制电路晶体管N3连接到VSS（接地）。这直接公开了电流源晶体管（N3）耦合在每个差分对晶体管（N1, N2）的第二端子（源极）与接地（VSS）之间的连接关系。 |
| **技术特征K**：其中所述成对的第一上拉晶体管包括成对的PMOS第一上拉晶体管。 《未公开》 | 由于技术特征C（成对的第一上拉晶体管）未被公开，因此其晶体管类型（PMOS）自然也未被公开。 | 该特征限定了第一上拉晶体管的导电类型为PMOS。由于对比文件未公开由延迟信号控制关断的“第一上拉晶体管”这一概念，因此其晶体管类型也无从确认。虽然对比文件中的交叉耦合晶体管P1和P2是PMOS，但它们的功能角色不同，不能视为公开了目标专利中定义的“第一上拉晶体管”。 |
| **技术特征L**：其中所述成对的第二上拉晶体管包括成对的PMOS第二上拉晶体管，并且其中每个PMOS第二上拉晶体管的栅极耦合到接地。 《未公开》 | 由于技术特征F（成对的第二上拉晶体管）未被公开，因此其晶体管类型（PMOS）及栅极接地的配置自然也未被公开。 | 该特征限定了第二上拉晶体管为PMOS且栅极接地以实现“总是接通”。对比文件未公开“总是接通”的第二上拉晶体管，因此该特征未被公开。 |
| **技术特征M**：其中所述延迟电路包括串联反相器链。 《隐含公开》 | 对比文件第[0044]段：“The SEN signal is generated from the SAEN signal via a series pair of inverters, including inverter 321...” | 对比文件明确公开了通过“一系列反相器”（a series pair of inverters）从SAEN信号生成SEN信号，这构成了一个串联反相器链。虽然该反相器链在对比文件中的主要作用是生成控制电流源晶体管N3的SEN信号（可能涉及电平转换或缓冲），而非如目标专利所述专门产生一个“延迟的读出使能信号”以关断上拉晶体管，但根据“隐含公开判断标准非常宽松”的原则，本领域技术人员可以毫无困难地从对比文件公开的“串联反相器链”这一电路结构中，推理出使用串联反相器链可以实现信号延迟这一基本功能。因此，可以认为该技术特征被对比文件隐含公开。 |
| **技术特征N**：其中所述串联反相器链包括偶数数目的反相器。 《未公开》 | 对比文件仅提及“a series pair of inverters”（第[0044]段），但未明确说明反相器的数目是“偶数”。图中仅示出了一个反相器321，并提到“另一反相器被省略”，未指明总数。 | 目标专利特别限定延迟电路包含“偶数数目”的反相器，以确保延迟后的信号与原始信号同相（对于PMOS上拉晶体管）。对比文件虽然公开了反相器链，但并未公开或暗示其包含“偶数数目”的反相器。事实上，从SAEN信号产生SEN信号，很可能需要奇数个反相器以实现反相（使能逻辑可能相反）。本领域技术人员无法从对比文件毫无疑义地得出或合理推断出该特定限定（偶数数目）。因此，该特征未被公开。 |
| **技术特征O**：进一步包括：与晶体管的所述差分对相对应的成对的交叉耦合晶体管，其中每个交叉耦合晶体管耦合在所述电源节点与对应的差分对晶体管的所述输出端子之间。 《直接公开》 | 对比文件第[0043]段：“...the output sense amplifier 200-1 comprises a pair of cross-coupled p-type metal-oxide-semiconductor (PMOS) transistors P1 and P2...” 以及第[0046]段：“The source of P1 is coupled to the upper voltage supply line, illustratively VDD, and its drain is coupled to the first internal node D. The source of P2 is coupled to VDD, and its drain is coupled to the second internal node DN.” | 对比文件明确公开了成对的交叉耦合PMOS晶体管P1和P2。P1的源极接电源VDD，漏极接差分对晶体管N1的输出端子（节点D）；P2的源极接电源VDD，漏极接差分对晶体管N2的输出端子（节点DN）。这完全符合目标专利中“成对的交叉耦合晶体管，其中每个交叉耦合晶体管耦合在所述电源节点与对应的差分对晶体管的所述输出端子之间”的技术特征，属于直接公开。 |
| **技术特征P**：其中每个交叉耦合晶体管的栅极耦合到所述差分对晶体管的与所述交叉耦合晶体管中的剩余一个晶体管相对应的输出端子。 《直接公开》 | 对比文件第[0043]段：“...with the gates of P2 and P1 being coupled to respective ones of the first and second internal nodes D and DN...” | 对比文件明确说明，交叉耦合晶体管P2的栅极连接到第一内部节点D（即N1的输出端子），而P1的栅极连接到第二内部节点DN（即N2的输出端子）。这正是交叉耦合的连接方式：每个交叉耦合晶体管的栅极连接到另一个差分对晶体管的输出端子。该特征被直接公开。 |
| **技术特征Q**：其中所述延迟电路被配置为将所述读出使能信号延迟一个延迟，所述一个延迟等于所述读出使能信号在其期间被确立的确立时段的分数。 《未公开》 | 对比文件中未提及延迟电路的延迟量被配置为等于读出使能信号确立时段的某个分数。 | 目标专利中该特征限定了延迟电路的具体延迟量配置，其目的是使第一上拉晶体管仅在读出使能信号确立时段的初始部分导通。对比文件完全没有涉及对延迟信号进行如此具体的定时配置。因此，该特征未被公开。 |
| **技术特征R**：其中所述差分对晶体管中的第一晶体管的栅极耦合到位线，并且其中所述差分对晶体管中的剩余第二晶体管的栅极耦合到互补位线。 《直接公开》 | 对比文件第[0042]段：“...the output sense amplifier 200-1 is a differential sense amplifier having first and second internal nodes denoted D and DN, which are coupled to RBL and its complement, respectively, in the read bitline pair 120-1, via pass gate transistors.” 以及第[0047]段提到节点D和DN通过PMOS传输门晶体管P3和P4分别耦合到RBL及其互补线。 | 虽然对比文件中差分对晶体管（N1， N2）的栅极并非直接耦合到位线，而是通过内部节点D和DN以及传输门（P3， P4）间接耦合，但本领域技术人员可以毫无疑义地理解，在功能上，内部节点D和DN的电压状态由位线对（RBL, RBL）通过传输门决定，并且传输门在感应放大器使能期间是导通的（见第[0047]段关于SENP信号的控制），因此差分对晶体管N1和N2的栅极电压实质上响应于位线对的电压。这构成了实质上的耦合关系，可以认为该特征被直接公开。 |
| **技术特征S**：其中所述位线和所述互补位线两者是SRAM位线。 《直接公开》 | 对比文件第[0020]段：“Examples of read bitline pairs can be seen in FIG. 2.” 以及全文背景和具体实施方式（例如第[0001], [0021], [0061]段）均明确该内存设备为或适用于SRAM。 | 对比文件明确其描述的位线对（如RBL和RBL）是用于读取SRAM单元的读位线对（read bitline pairs）。因此，该特征被直接公开。 |
**结论**：根据对对比文件US20130258794A1的详细分析，其直接公开了目标专利权利要求中的技术特征A、I、J、O、P、R、S，隐含公开了技术特征M。其余技术特征（B, C, D, E, F, G, H, K, L, N, Q）未被对比文件公开或隐含公开。
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